JPS6224160A - 検査装置 - Google Patents

検査装置

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Publication number
JPS6224160A
JPS6224160A JP60161962A JP16196285A JPS6224160A JP S6224160 A JPS6224160 A JP S6224160A JP 60161962 A JP60161962 A JP 60161962A JP 16196285 A JP16196285 A JP 16196285A JP S6224160 A JPS6224160 A JP S6224160A
Authority
JP
Japan
Prior art keywords
substrate
external terminals
external terminal
shape
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60161962A
Other languages
English (en)
Inventor
Masami Noguchi
野口 昌美
Joichiro Kageyama
景山 條一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Tokyo Electronics Co Ltd, Hitachi Ltd filed Critical Hitachi Tokyo Electronics Co Ltd
Priority to JP60161962A priority Critical patent/JPS6224160A/ja
Publication of JPS6224160A publication Critical patent/JPS6224160A/ja
Pending legal-status Critical Current

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  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、電子部品の外部端子の形状検査に適用して有
効な技術に関する。
〔背景技術〕
電子部品、たとえば、いわゆるDIP型半導体装置はそ
の外部端子をプリント基板等の電極孔に差し込んで実装
される。そのため、上記半導体装置の外部端子は装置本
体の両側で下方に折り曲げられ、2列に配列形成されて
いる。
ところで、上記プリント基板等の電極は規格化された所
定ピッチで形成されている。したがって、。
上記半導体装置を製品として出荷する場合には、外部端
子のピンチ、曲がり等の形状の検査を正確に行う必要が
ある。
外部端子の形状検査の方法の一つに、テレビカメラで外
部端子を映し出し、その画面の映像を2値化してプログ
ラム値と比較することにより、その良否の判別を行うも
のがある。
ところが、上記方法によっては、外部端子の曲げ角等の
立体的な外部端子形状の判別が困難であることが、本発
明者により見い出された。
なお、DTP型半導体装置については、「IC化実装技
技術 P137に説明がある。
〔発明の目的〕
本発明の目的は、電子部品の外部端子の形状検査を正確
に行うことができる技術を提供することにあるゝ。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、電子部品の外部端子が挿入可能な所定形状の
差込孔が、該外部端子と同一配置で貫通形成されてなる
外部端子の検査装置を用意し、該差込孔に電子部品の外
部端子の挿入を行い、その挿入の可否により、該外部端
子の形状の良または不良の判断を行うεとができること
により、上記目的が達成されるものである。
〔実施例〕
第1図は、本発明による一実施例である検査装置を、そ
の使用態様とともに一部を破断して示す概略正面図であ
り、第2図はその■−■切断面における側面図である。
また、第3図は本実施例の検査装置を示す、第1図にお
ける下面図である。
本実施例の検査装置1は、差込孔2が貫通形成された第
一基板3と、該基板3のコーナーのスプリング4を介し
て対向して取り付けられた第二基板5とからなる。第一
基板3はプラスチックをモールド形成したものであり、
差込孔2は適用する半導体装置の正常な外部端子の形状
に対応する孔からなり、該差込孔2は第3図に示すよう
に所定ピッチで2列に形成されている。第二基板5の第
一基板3例の面には、該第一基板3の差込孔の貫通軸に
一致する位置に検出用電極6が配設されている。
本実施例の検査装置は、いわゆるDIP型半導体装置7
のマーキング工程における搬送シュート8の途中に設置
されたものである。すなわち、いわゆる後工程がほぼ終
了し、出荷直前にある半導体装置7の外部端子の形状検
査を行おうとするものである。
上記半導体装置7は、搬送シュート8を構成する中央に
溝を存するレール8aとガイド8bとの間を、その外部
端子7aを上に向けた状態で第1図の左から右方向へ移
送される。移送された半導体装置7は、搬送シュートに
設けられている位置決め手段9により正確に位置決めさ
れる0位置決めが完了した後、本実施例の検査装置を下
降させると、正常な形状の外部端子7aであれば、当然
第一基板の差込孔を貫通し、さらに第二基板の検出用電
極6に接触することになる。したがって、外部端子7a
の先端が全ての対応する電極に接触したことを電気的に
確認することにより、容易に良品の外部端子7aの判別
が達成される。
なお、外部端子7aに許容限度を超える曲がり等の形状
不良があれば、該外部端子7aは第一基板3の差込孔に
挿入されないことになる。この事実を電気的に検知する
ことにより不良の判別が可能である。その際、第一基板
2と第二基板5とを接続しているスプリング4の作用に
より、必要以上の荷重が外部端子7aに加わらないよう
になっている。
前記検査が完了した後、半導体装置7を搬送シュートB
内を右方向に移送し、外部端子7aの形状が正常と判断
された半導体装置7についてのみ、。
そのパッケージ表面にマークを付し、製品として出荷す
る。
なお、ここで本実施例の検査装置を構成する第二基板5
の詳細について説明する。
第4図は、第二基板を示す拡大部分断面図である。第二
基板5の全体はプラスチックで形成されており、所定の
間隔で凹部10が形成され、該凹部10には、その途中
にくびれ部10aが形成されている。上記凹部10の中
には、該凹部10の形状に対応して途中にくびれ部を有
する検出用電極6が摺動可能に取り付けられている。こ
の検出用電極6の内部末端には、上記凹部10の底部に
延長形成されている配線1111と電気的に接続されて
いる弾性電極12が取り付けられている。したがって、
検出用電極6は、第二基板5の厚さ方向への弾性を与え
られた状態で、上記配線層11と電気的に接続されてい
る。また、上記凹部10の奥部には、前記配線層11の
一端である接触型I!1illaが、検出用電挽6の内
部端面の方向に折り曲げられて形成されている。
それ故、第1図における本実施例の検査装置を下降させ
ていくと、正常な形状の外部端子7aがあれば、第4図
の右側の電極の如く、該外部端子7aの先端で検出用電
極6が内部に押し込まれる。
そのため、上記電極6の内部末端で前記接触電極11a
と接触し、隣接する配線N10の間に電気的接続が達成
される。
上記配線層lOを全ての検出用電極6に対して直列接続
になるように形成することにより、電気的導通の有無に
より被検体の全ての外部端子が正常な形状であるか否か
が容易に判別することができる。したがって、外部端子
の欠損等の不良も容易に判別することができるものであ
る。
〔効果〕
(1)、電子部品の外部端子が挿入可能な形状の差込孔
が該外部端子と同一配置で貫通形成されてなる検査装置
を提供することにより、該差込孔に被検体である電子部
品の外部端子を挿入する際、その挿入の成否により該外
部端子の形状の良否の判別を容易、かつ正確に行うこと
ができる。
(2)、差込孔の貫通軸方向に、挿入された外部端子の
先端が接触したか否かを検知できる電極を形成すること
により、外部端子の形状検査の自動化が達成される。
(3)、検査装置を、電子部品の製造工程の途中に設置
することにより、通常の製造作業の一貫として外部端子
の形状検査を行うことができる。
(4)、マーキング工程の前または後に検査装置を設置
することにより、良品外部端子を備えた電子部品のみを
製品として出荷することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、実施例では外部端子の差込孔が形成された第
一基板と検出用電極が形成された第二基板とからなる検
査装置を示したが、これに限るものでなく、同様の機能
を備えた装置であれば如何なるものであってもよい、ま
た、検査装置は第一基板のみでありでもよく、その場合
は外部端子の有無をテスターを用いて検出することによ
り自動化もできる。
さらに、第4図において第二基板の特徴を示したが、そ
れに限るものでないことはいうまでもない。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマーキング工程にお
けるDIP型半導体装置に適用した場合について説明し
たが、それに限定されるものではなく、たとえば、いわ
ゆるビングリッドアレイ型半導体装置に適用できる検査
装置であってもよく、また設置場所も外部端子の切断成
形工程等の他の工程であってもよい。
【図面の簡単な説明】
第1図は、本発明による一実施例である検査装置を、そ
の使用態様とともに一部を破断して示す概略正面図、 第2図は一部を破断した第1図のn−n断面図、第3図
は本実施例の検査装置を示す、第1図における下面図、 第4図は、第二基板を示す拡大部分断面図であ■・・・
検査装置、2・・・差込孔、3・・・第一基板、4・・
・スプリング、5・・・第二基板、6・・・検出用電極
、7・・・半導体装置、7a・・・外部端子、8・・・
搬送シュート、8a・・・レール、8b・・・ガイド、
9・・・位置決め手段、lO・・・凹部、10a・・・
くびれ部、11・・・配線層、tta・・・接触電極、
12・・・弾性電極。

Claims (1)

  1. 【特許請求の範囲】 1、外部端子の挿入が可能な所定形状の差込孔が、該外
    部端子と同一配置で貫通形成された基板を備えてなる検
    査装置。 2、差込孔の貫通軸方向に電極が形成されていることを
    特徴とする特許請求の範囲第1項記載の検査装置。
JP60161962A 1985-07-24 1985-07-24 検査装置 Pending JPS6224160A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60161962A JPS6224160A (ja) 1985-07-24 1985-07-24 検査装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60161962A JPS6224160A (ja) 1985-07-24 1985-07-24 検査装置

Publications (1)

Publication Number Publication Date
JPS6224160A true JPS6224160A (ja) 1987-02-02

Family

ID=15745378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60161962A Pending JPS6224160A (ja) 1985-07-24 1985-07-24 検査装置

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JP (1) JPS6224160A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061895A (en) * 1990-01-19 1991-10-29 Vlsi Technology, Inc. System for detecting and correcting misalignment of semiconductor package leads

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