JPS62237884A

JPS62237884A - Ｖｃｏの周波数変動補正装置

Info

Publication number: JPS62237884A
Application number: JP61081691A
Authority: JP
Inventors: Kenta Tanaka; 謙太田中; Toshitaka Senuma; 瀬沼　俊隆
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-04-09
Filing date: 1986-04-09
Publication date: 1987-10-17
Anticipated expiration: 2010-08-23
Also published as: JPH0779486B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばＶＴＲの色信号同期回路におけるＡ
ＦＣ（自動周波数制御回路）及びＡＰＣ（自動位相制御
回路）等に用いて好適なＶＣＯの周波数変動補正装置に
関する。

〔発明の概要〕

この発明は、ＡＦＣ回路及びＡＰＣ回路等に用いられる
ＶＣＯの周波数変動補正装置において、ＶＣＯの発振周
波数が例えば水平同期信号を基準として所定周波数を中
心とした所定範囲内にあるかどうかを検出し、所定範囲
から外れ、然もその状態が所定時間続いた場合において
のみ所定時間だけ制御信号が出力されるようにして、デ
ィジタル的な積分作用を実現し、ＩＣ化に際しての回路
規模の小型化を可能とするものである。

〔従来の技術〕

従来、ＶＴＲ等においては、再生信号の時間軸変動を軽
減させて色信号同期を安定的に行えるようにＡＦＣ回路
及びＡＰＣ回路が設けられており、例えば、特開昭４７
−２３０３２公報に示されるものが知られている。この
特開昭４７−２３０３２公報に示される発振装置は、Ａ
ＦＣ回路を閉ループ化してＶＣＯ（電圧制御発振器）の
温度ドリフトを補償し、ＡＦＣ回路の温度特性や直線性
の条件をゆるめかつＡＰＣループが異常な安定点に入る
のを防止する。

また、従来のＶＴＲ等においては、電源投入時等の過渡
状態においてＶＣＯの発振周波数が所定の周波数に対し
て極端にずれる場合がある。このような場合には、強制
的に太きくＶＣＯの制御電圧を変化させて迅速にＶＣＯ
の発振周波数を所定の周波数に引き込めるようにするこ
とが必要である。このため、ＡＦＣ判別回路及びＡＰＣ
判別回路を設けることが提案されている。しかし、ＡＦ
Ｃ判別回路及びＡＰＣ判別回路の動作が強すぎる場合に
は、通常時においてＶＣＯの周波数変化が激しすぎ、画
像に悪影響を及ぼしたり、また、動作か弱すぎる場合に
は、ＶＣＯの発振周波数の引き込みに時間がかかる問題
点がある。このような問題点を解決するために、コンデ
ンサを用いてＡＰＣ判別回路又はＡＦＣ判別回路の出力
をアナログ的に積分してからＡＦＣ回路又はＡＰＣ回路
からの誤差信号に足し込むことがなされている。

〔発明が解決しようとする問題点〕

しかし、前述したアナログの積分器は、ＩＣに内蔵でき
ない大容量のコンデンサを用いて長時定数とされており
、ＡＦＣ及びＡＰＣ回路とＡＦＣ判別及びＡＰＣ判別回
路とをｒｃ化する際には、回路規模が大きくなる問題点
がある。従って、この発明の目的は、ディジタル的な積
分が可能とされ、ＩＣ化する際において有利なＶＣＯの
周波数変動補正装置を提供することにある。

〔問題点を解決するための手段〕

この発明は、基準信号の周期又は基準信号のｎ倍の周期
に含まれるＶＣＯ６の出力又はＶＣＯ６の出力信号を分
周したパルス信号の個数をカウントして、ＶＣＯ６の出
力信号の周波数変動を検出する手段２２〜２６と、周波
数変動を検出する手段２２〜２６からの検出信号が所定
期間続いた時に周波数変動を補正するためのＶＣＯ６に
対する補正信号を発生するディジタル積分手段２７，２
９．３０．３２とを有することを特徴とするＶＣＯの周
波数変動補正装置である。

〔作用〕

ＶＣＯ６の発振周波数ｆ０の所定周波数に対するずれを
検出する手段としてカウンタ２２．デコーダ２３．ラッ
チ回路２４及び２５．ＮＡＮＤ回路２６が設けられ、Ｖ
ＣＯ６の発振周波数ｆ０が例えば水平同期信号を基準と
して所定周波数を中心とした所定範囲内にあるかどうか
が検出される。

また、ＶＣＯ６に対する補正信号を発生するディジタル
積分手段とて、カウンタ２７．デコーダ２９及び３０．
フリップフロップ３２が設けられ、ＶＣＯ６の発振周波
数ｆ０が所定範囲から外れ、然もその状態が所定時間続
いた場合にのみ所定時間だけ制御信号が出力され、この
制御信号が制御電圧合成口ｌｉ′８５の制御端子に供給
される。

〔実施例〕

以下、この発明の一実施例を図面を参照して説明する。

第１図Ａ及び第１図Ｂは、ＶＴＲの色信号の周波数変換
回路のＡＦＣ回路及びＡＰＣ回路にこの発明が適用され
た一実施例を示すものである。

第１図Ａは、ＶＴＲの記録系の色信号の周波数変換回路
を示し、第１図Ａにおいて１で示されるのが入力端子で
ある。入力端子１に例えばＹＣ分離回路から搬送色信号
が供給され、入力端子１を介して搬送色信号が周波数コ
ンバータ２に供給されると共に、搬送色信号がＡＰＣ検
出回路９に供給される。

周波数コンバータ２には、周波数コンバータ８において
形成された例えば（３，５８Ｍ＋　７４３Ｋ）　ｌｌｚ
のキャリア信号が供給され、周波数コンバータ２におい
て例えば３．５８ＭＨｚの搬送周波数の搬送色信号が平
衡変調され、７４３　Ｋ　ｌｌｚの搬送周波数の色信号
に低域変換される。この周波数コンバータ２から出力さ
れる低域変換色信号が出力端子１４を介して取り出され
る。

また、周波数変換用のキャリア信号を形成する周波数コ
ンバータ８の一方の入力端子には可変水晶発振器１１か
ら３．５８ＭＨｚのパルス信号が供給されている。この
パルス信号が基準信号としてＡＰＣ検出回路９に供給さ
れる。ＡＰＣ検出回路９には、端子１３からパーストゲ
ート信号が供給されており、ＡＰＣ検出回路９において
、パーストゲート信号のタイミングで搬送色信号からバ
ースト信号が抽出され、このバースト信号と可変水晶発
振器１１からのパルス信号との位相比較がなされる。位
相差に対応した誤差信号がＡＰＣ検出回路９において形
成され、この誤差信号がローパスフィルタ１０に供給さ
れる。

ローパスフィルタ１０において、誤差信号が積分され、
積分された誤差信号が可変水晶発振器１１の制御端子に
供給される。可変水晶発振器１１の発振周波数の位相が
制御され、端子ｌから供給される搬送色信号の位相変動
に一致した３、５８ＭＩＩｚのパルス信号が形成され、
このパルス信号が周波数コンバータ８に供給される。

また、キャリア信号を形成する周波数コンバータ８の他
方の入力端子には、分周回路７から７４３Ｋｌｌｚのパ
ルス信号が供給されていてる。分周回路７は、周波数ｆ
０で発振するＶＣＯ６からのパルス信号を例えば１／８
に分周して周波数コンバータ８の他方の入力端子に供給
すると共に、ＶＣＯ６からのパルス信号を１／Ｎに分周
してＡＦＣ回路３及びＡＦＣ判別回路４の夫々に供給す
る。

ＡＦＣ検出回路３には、図示せずも水平同期分離回路か
ら周波数ｆＨの水平同期信号が端子１２を介して供給さ
れており、水平同期信号の周波数ｒ□と分周回路７から
のパルス信号の周波数とが比較され、周波数差に対応し
た誤差信号がＡＦＣ検出回路３において形成され、この
誤差信号が制御電圧合成回路５の入力端子に供給される
。

また、ＡＦＣ判別回路４にも周波数ｆ１４の水平同期信
号が端子１２を介して供給されており、水平同期信号を
基準としてＶＣＯ６の発振周波数「。が所定範囲の中に
あるかどうかが判断される。

所定範囲から外れている場合においてのみ制御信号が出
力され、この制御信号が制御電圧合成回路５の制御端子
に供給される。

制御電圧合成回路５は、ＶＣＯ６の発振周波数ｆ０が所
定範囲内にある通常時においてＡＦＣ検出回路３からの
誤差信号をフィルタにより積分してＶＣＯ６に対する制
御電圧を形成する。また、ＶＣＯ６の発振周波数ｆ０が
所定範囲から外れ、制御電圧合成回路５にＡＦＣ判別回
路４から制御信号が供給される場合には、ＡＦＣ検出回
路３からの誤差信号とＡＦＣ判別回路４からの制御信号
に基づいてＶＣＯ６に対する制御電圧を形成する。

つまり、ＶＣＯ６の発振周波数ｆ０が所定の周波数から
大きく外れている場合には、迅速にＶｃ。

６の発振周波数ｆ０を引き込むための制御電圧が形成さ
れる。

制御電圧合成回路５において形成された制？ＩＩＩ電圧
がＶＣＯ６の制御端子に供給される。ＶＣＯ６の発振周
波数ｒ０が水平同期信号に同期した形で例えば所定の（
３７８Ｘ　ｆ　ｏ　）　ｆｉｚとなるように制御され、
ＶＣＯ６からパルス信号が分周回路７に供給される。分
周回路７において、ＶＣＯ６からのパルス信号が１／８
に分周され、７４３に４１ｚのパルス１３号が形成され
、このパルス信号が周波数コンバータ８に供給される。

周波数コンバータ８において可変水晶発振器１１からの
周波数３．５８Ｍｔｌｚのパルス信号と分周回路７から
の周波数７４３　Ｋ　ｆｉｚのパルス信号とにより、搬
送色信号の低域変換用の周波数（３，５８Ｍ＋　７４３
Ｋ）Ｈｚのキャリア信号が形成され、このキャリア信号
が周波数コンバータ２に供給される。

第１図Ｂは、ＶＴＲの再生系の色信号同期回路を示し、
第１図Ａの記録系と構成が一致する部分には、同一の符
号が付されている。入力端子１に例えばＹＣ分離回路か
ら再生低域変換色信号が供給され、入力端子１を介して
再生低域変換色信号が周波数コンバータ２に供給される
。

周波数コンバータ２には、周波数コンバータ８において
形成された例えば（３，５８Ｍ＋　７４３Ｋ）　Ｉｌｚ
のキャリア信号が供給され、周波数コンバータ２におい
て例えば７４３　Ｋ　ｌｌｚの再生低域変換色信号が平
衡変調され、３．５８ＭＩＩｚの再生搬送色信号に変換
される。この周波数コンバータ８から出力される再生搬
送色信号がＡＰＣ検出回路９に供給されると共に、出力
端子１４を介して取り出される。

また、キャリア信号を形成する周波数コンバータ８の一
方の入力端子には、３．５８Ｍ１ｌｚで発振する水晶発
振器１６からのパルス信号が供給されている。このパル
ス信号が基準信号としてＡＰＣ検出回路９に供給される
。ＡＰＣ検出回路９には、端子１３からパーストゲート
信号が供給されており、ＡＰＣ検出回路９において、パ
ーストゲート信号のタイミングで再生搬送色信号からバ
ースト信号が抽出され、このバースト信号と水晶発振器
１６からのパルス信号との位相比較がなされる。位相差
に対応した誤差信号がＡＰＣ検出回路９において形成さ
れ、この誤差信号が制御電圧合成回路５に供給される。

また、キャリア信号を形成する周波数コンバータ８の他
方の入力端子には分周回路７から７４３に１１２のパル
ス信号が供給されている。分周回路７は、周波数ｆ０で
発振するＶＣＯ６からのパルス信号を例えば１７８に分
周して周波数コンバータ８の他方の入力端子に供給する
と共に、ＶＣＯ６からのパルス信号を１／Ｎに分周して
ＡＰＣ判別回路１５に供給する。

ＡＰＣ判別回路１５には、図示せずも水平同期分離回路
から周波数ｒＨの水平同期信号が端子１２を介して供給
されており、水平同期信号を基準としてＶＣＯ６の発振
周波数ｆ０が所定範囲の中にあるがどうかが判断される
。所定範囲から外れている場合においてのみ制御信号が
出力され、この制御信号が制御電圧合成回路５の制御端
子に供給される。

制御電圧合成回路５はＶＣＯ６の発振周波数ｆ。が所定
範囲内にある通常時においてＡＰＣ検出回路９からの誤
差信号をフィルタにより積分してＶＣＯ６に対する制御
電圧を形成する。また、■ＣＯ６の発振周波数ｆ０が所
定範囲から外れ、制御電圧合成回路５にＡＰＣ判別回路
１５から制御信号が供給される場合には、ＡＰＣ検出回
路９からの誤差信号とＡＰＣ判別回路１５からの制御信
号に基づいてＶＣＯ６に対する制御電圧を形成する。つ
まり、ＶＣＯ６の発振周波数ｆ０が所定の周波数から大
きく外れている場合には、迅速にＶＣＯ６の発振周波数
ｆ０を引き込むための制御電圧が形成される。

制御電圧合成回路５において形成された制御電圧がＶＣ
Ｏ６の制御端子に供給される。ＶＣＯ６の発振周波数［
。の位相が制御され、周波数コンバータ２から出力され
る再生搬送色信号の位相変動に一致した（３７８　Ｘ　
ｆ□）のパルス信号が形成され、このパルス信号が分周
回路７に供給される。

分周回路７において、ＶＣＯ６からのパルス信号が１７
８に分周され、７４３　Ｋ　ｔｌｚのパルス信号が形成
され、このパルス信号が周波数コンバータ８に供給され
る。

周波数コンバータ８において、水晶発振器１６からの周
波数３．５８Ｍ１ｌｚのパルス信号と分周回路７からの
周波数７４３　Ｋ　ｌｌｚのパルス信号とにより、再生
低域変換色信号に対する周波数（３，５８Ｍ＋　７４３
Ｋ）Ｉｌｚのキャリア信号が形成され、このキャリア信
号が周波数コンバータ２に供給される。

上述したＶＴＲの色信号同期回路におけるＡＦＣ判別回
路４及びＡＰＣ判別回路１５にこの発明が適用される。

第２図は、ＡＦＣ判別回路４及びＡＰＣ判別回路１５の
構成を示し、ＡＦＣ判別回路４及びＡＰＣ判別回路１５
は例えば同一の構成とされている。

第２図において、１２で示される端子に水平同期分離回
路からの周波数ｆ　ＩＩの水平同期信号が供給され、端
子１２を介して水平同期信号が１７Ｎ′分周器２１に供
給される。１／Ｎ　′分周器２１において、水平同期信
号が例えば１ハ゛に分周され、Ｎ′倍の周期とされた水
平同期信号Ｓ１がラッチ回路２４及び２５の夫々の他方
の入力端子にラッチパルスとして供給されると共に、カ
ウンタ２７のクロック入力端子に供給される。

また、第２図において、６ａで示される端子にＶＣＯ６
からの周波数【。のパルス信号が供給され、端子６ａを
介してパルス信号が分周回路７の１／Ｎ分周器７ａに供
給される。１／Ｎ分周器７ａにおいて、パルス信号が１
／Ｎに分周れ、Ｎ倍の周期とされたパルス信号Ｓ２がカ
ウンタ２２に供給される。

カウンタ２２は、１／Ｎ分周器７ａからのパルス信号Ｓ
２の例えば立ち上がりをカウントし、そのカウント出力
をデコーダ２３に供給する。また、カウンタ２２は、例
えば（ｆＭＸ３７８　Ｘ　Ｎ’／Ｎ）で−巡する構成と
され、ＶＣＯ６が所定の発振周波数（ｆｏ　＝　ｆＨｘ
３７Ｂ　）で発振した場合には、Ｎ′水平周期で丁度−
巡する。

デコーダ２３は、カウンタ２２のカウント出力に基づい
て異なるタイミングで例えば、ハイレベルとなる２つの
出力信号Ｓ３及びＳ４を形成する。

デコーダ２３において形成された一方の出力信号Ｓ３が
ラッチ回路２４の一方の入力端子に供給されると共に、
デコーダ２３において形成された他方の出力信号Ｓ４が
ラッチ回路２５の一方の入力端子に供給される。

ランチ回路２４及び２５は、１／Ｎ　’分周器２１から
の１／Ｎ　’に分周された水平同期信号Ｓ１によリラッ
チ動作をし、デコーダ２３からの出力信号Ｓ３及びＳ４
を取り込み、夫々の出力端子に出力を発生させる。ラッ
チ回路２４のＱ出力端子からの出力信号Ｓ５がＮＡＮＤ
回路２６の一方の入力端子に供給されると共に、ラッチ
回路２４のｄ出力端子からの出力信号Ｓ６がＡＮＤ回路
３３の一方の入力端子に供給される。ランチ回路２５の
Ｑ出力端子からの出力信号Ｓ７がＡＮＤ回路３４の一方
の入力端子に供給されると共に、ラッチ回路２５のｄ出
力端子からの出力信号Ｓ８がＮＡＮＤ回路２６の他方の
入力端子に供給される。

ＮＡＮＤ回路２６において、ラッチ回路２４からの出力
信号Ｓ５とラッチ回路２５からの出力信号Ｓ８に基づい
てＶＣＯ６の発振周波数ｒ０が所定の周波数より高い方
向若しくは低い方向に大きくずれているかどうかが検出
される。ＮＡＮＤ回路２６の出力信号Ｓ９がＶＣＯ６の
発振周波数ｆ。が大きくずれているかどうかを示すＩＤ
フラグとしてカウンタ２７のイネーブル端子に供給され
ると共に、インバータ２８を介してＯＲ回路３１の一方
の入力端子に供給される。

カウンタ２７は、イネーブル端子が例えばハイレベルと
される時のみクロック入力端子に供給される１７Ｎ′に
分周された水平同期信号Ｓ１の例えば立ち上がりをカウ
ントする。カウンタ２７のカウント出力がデコーダ２９
及び３０の夫々に供給される。

デコーダ２９において、カウンタ２７のカウント出力が
所定値となるタイミングで例えばハイレベルとなる出力
信号Ｓｌｌが形成され、この出力信号ＳｌｌがＯＲ回路
３１の他方の入力端子に供給される。また、デコーダ３
０において、カウンタ２７のカウント出力が所定値とな
るタイミングで例えばハイレベルとなる出力信号ＳＩＯ
が形成される。この出力信号ＳＩＯがフリップフロップ
３２のセット入力端子に供給されると共に、カウンタ２
７のリセット信号としてカウンタ２７のリセット入力端
子に供給される。

ＯＲ回路３１において、ＮＡＮＤ回路２６からインバー
タを介して供給される出力信号Ｓ９とデコーダ２９から
の出力信号３１１に基づいてフリップフロップ３２のリ
セット信号が形成され、このリセット信号がフリップフ
ロップ３２のリセット入力端子に供給される。

セット及びリセット入力端子のレベルに基づいて形成さ
れたフリップフロップ３２のＱ出力端子からの出力信号
Ｓ１２がＡＮＤ回路３３及び３４の夫々の他方の入力端
子に供給される。

ＡＮＤ回路３３の一方の入力端子には、ラッチ回路２４
からの出力信号Ｓ６が供給されており、また、ＡＮＤ回
路３４の一方の入力端子には、ラッチ回路２５からの出
力信号Ｓ７が供給されているため、出力信号Ｓ６及びＳ
７のレベルに基づいて選択的にフリップフロップ３２の
出力信号Ｓ１２が制御信号として制御電圧合成回路５の
一方の制御端子若しくは他方の制御端子に供給される。

制御電圧合成回路５には、端子３６からＡＦＣ検出回路
３若しくはＡＰＣ検出回路９から誤差信号が供給されて
おり、一方及び他方の制Ｊｌｌ　５ｉ子に供給される制
御信号に基づいてＶＣＯ６に対する制御電圧が形成され
る。例えば、一方の制御端しにハイレベルな制御信号が
供給された場合には、ＶＣＯ６の発振周波数ｆ０を高い
方向に大きく引き上げる制御電圧が誤差信号との加算積
分により形成される。また、他方の制御端子に例えばハ
イレベルな制御信号が供給された場合には、■ＣＯ６の
発振周波数ｆ０を低い方向に大きく引き下げる制御電圧
が誤差信号との加算積分により形成される。制御電圧合
成回路５から制御電圧がＶＣＯ６の制御端子に供給され
、ＶＣＯ６の発振周波数ｆ６が制御電圧により制御され
る。

第３図のタイムチャートを参照してＡＦＣ判別回路４及
びＡＰＣ判別回路１５の動作を説明する。

例えば第３国人に示す立ち上がりのタイミングで周波数
ｆ　１４（＝１５．７４３Ｋｆｌｚ）の水平同期信号が
端子１２から１７Ｎ′分周器２１に供給されるものとす
る。

１／Ｎ　′分周器２１の分周比は例えば１／１２とされ
ており、１７Ｎ′分周器２１を介されるとこにより、１
／１２に分周された第３図Ｂに示す水平同期信号Ｓ■が
形成される。また、発振周波数ｆ０で発振しているＶＣ
Ｏ６からのパルス信号が端子６ａから１／Ｎ分周器７ａ
に供給される。１／Ｎ分周器７ａを介されることにより
ｌ／Ｎに分周された第３図Ｃに示すようなパルス信号Ｓ
２が形成される。

カウンタ２２においてパルス信号Ｓ２の立ち上がりがカ
ウントされ、カウント出力がデコーダ２３に供給される
。デコーダ２３において、カウント値が（ｆ　ＨＸ３７
８　Ｘ６／Ｎ）よりやや小さい所定の値となるタイミン
グでハイレベルとなる一方の出力信号Ｓ３が形成される
。また、それと共に、デコーダ２３においてカウント値
が（ｆ　ｕ　Ｘ３７８　Ｘ６／Ｎ）よりやや大きい所定
の値となるタイミングでハイレベルとなる他方の出力信
号ｓ４が形成される。

即ち、ＶＣＯ６の発振周波数ｆ、が所定の（ｒ、　Ｘ３
７８）前後とされている場合には、第３図り及び第３図
Ｅに示すようにデコーダ２３からの出力信号Ｓ３が第３
図Ｂに示す水平同期信号Ｓ１の立ち下がりのタイミング
より早い形でハイレベルに立ち上がると共に、デコーダ
２３からの出力信号Ｓ４が第３図Ｂに示す水平同期信号
Ｓ１の立ち下がりのタイミングより遅い形でハイレベル
に立ち上がる。

また、ＶＣＯ６の発振周波数ｒ０が所定の（ｆｏ　Ｘ３
７８）より大きく高い方向にずれた場合には、デコーダ
２３からの出力信号Ｓ３及びｓ４が共に第３図Ｂに示す
水平同期信号Ｓ１の立ち下がりのタイミングより早い形
でハイレベルに立ち上がる（第３図ＩにおけるＳ３及び
Ｓ４参照）。

また、ＶＣＯ６の発振周波数ｆ０が（ｆＨＸ３７８）よ
り大きく低い方向にずれた場合には、デコーダ２３から
の出力信号Ｓ３及びＳ４が共に第３図Ｂに示す水平同期
信号Ｓ１の立ち下がりのタイミングより遅い形でハイレ
ベルに立ち上がる（第３図ＪにおけるＳ３及びＳ４参照
）。

ランチ回路２４及び２５の他方の入力端子には、１７Ｎ
′分周器２１において１／１２に分周された水平同期信
号Ｓ１がラッチパルスとして供給されているため、第３
図Ｂに示す立ち下がりのタイミングでデコーダ２３から
の出力信号Ｓ３がラッチ回路２４に取り込まれると共に
、デコー２３からの出力信号Ｓ４がラッチ回路２５に取
り込まれる。

従って、ＶＣＯ６の発振周波数ｒ０が所定の（ｆ、ｘ３
７Ｂ）前後とされている場合には、第３図Ｂに示す水平
同期信号Ｓｌの立ち下がるタイミングでラッチ回路２４
の出力信号Ｓ５が第３図Ｆに示すようにハイレベルとさ
れると共に、う・ノチ回路２４の出力信号Ｓ６がローレ
ベルとされる。また、第３図Ｂに示す水平同期信号Ｓ１
の立ち下がるタイミングでラッチ回路２５の出力信号Ｓ
７がローレベルとされると共に、ラッチ回路２５の出力
信号Ｓ８が第３図Ｇに示すようにハイレベルとされる。

また、ＶＣＯ６の発振周波数ｆ０が所定の（ｒ□Ｘ　３
７８）より大きく高い方向にずれている場合には、第３
図Ｂに示す水平同期信号Ｓ１の立ち下がるタイミングで
ラッチ回路２４の出力信号Ｓ５がハイレベルとされると
共に、ラッチ回路２４の出力信号Ｓ６がローレベルとさ
れる。また、第３図Ｂに示す水平同期信号５１の立ち下
がるタイミングでラッチ回路２５の出力信号Ｓ７がハイ
レベルとされると共に、ランチ回路２５の出力信号Ｓ８
がローレベルとされる。

また、ＶＣＯ６の発振周波数ｆ０が所定の（「１４　Ｘ
３７８）より大きく低い方向にずれている場合には、第
３図Ｂに示す水平同期信号Ｓｌの立ち下がるタイミング
でラッチ回路２４の出力信号Ｓ５がローレベルとされる
と共に、ラッチ回路２４の出力信号Ｓ６がハイレベルと
される。また、第３図Ｂに示す水平同期信号Ｓ１の立ち
下がるタイミングでラッチ回路２５の出力信号Ｓ７がロ
ーレベルとされると共に、ラッチ回路２４の出力信号Ｓ
８がハイレベルとされる。

ＮＡＮＤ回路２６の一方及び他方の入力端子が共にハイ
レベルとされる場合、即ち、ＶＣＯ６の発振周波数ｒ０
が所定の（ｆｎＸ３７８）前後とされている場合には、
第３図）Ｉに示すようにＮＡＮＤ回路２６の出力信号Ｓ
９が第３図Ｂに示す水平同期信号Ｓ１の立ち下がるタイ
ミングでローレベルとされる。ＮＡＮＤ回路２６の出力
信号Ｓ９がローレベルとされることにより、カウンタ２
７のカウント動作が停止状態とされる。また、この時Ａ
ＮＤ回路３３の一方の入力端子がラッチ回路２４の出力
信号Ｓ６によりローレベルとされ、他方の入力端子のレ
ベルに関係なくＡＮＤ回路３３の出力信号Ｓ１３がロー
レベルとされる。それと共に、ＡＮＤ回路３４の一方の
入力端子がラッチ回路２５の出力信号Ｓ７によりローレ
ベルとされ、他方の入力端子のレベルに関係なくＡＮＤ
回路３４の出力信号Ｓ１４がローレベルとされる。従っ
て、フリップフロップ３２からの出力信号Ｓ１２が制御
信号として制御電圧合成回路５の夫々の制御端子に供給
されることがなく、端子３６を介して供給された誤差信
号のみによって形成された制御電圧により大きく周波数
を変動させることなり■ＣＯ６が制御される。

ＮＡＮＤ回路２６の一方の入力端子がハイレベルとされ
、他方の入力端子がローレベルとされる場合、即ち、Ｖ
ＣＯ６の発振周波数ｆ０が所定の（ｆＨＸ３７８）より
大きく高い方向にずれている場合には、ＮＡＮＤ回路２
６の出力信号Ｓ９が第３図Ｂに示す水平同期信号Ｓ１の
立ち下がるタイミングでハイレベルとされる（第３図■
におけるＳ９参照）。ＮＡＮＤ回路２６の出力信号Ｓ９
がハイレベルとされることにより、カウンタ２７がカウ
ント動作状態とされる。

また、この時、ＡＮＤ回路３３の一方の入力端子がラッ
チ回路２４の出力信号Ｓ６によりローレベルとされ、他
方の入力端子のレベルに関係なくＡＮＤ回路３３の出力
信号Ｓ１３がローレベルとされる。それと共に、ＡＮＤ
回路３４の一方の入力端子がラッチ回路２５の出力信号
Ｓ７によりハイレベルとされ、フリップフロップ３２の
出力信号Ｓ１２によりＡＮＤ回路３４の出力が規定され
る状態となり、フリップフロップ３２の出力信号Ｓ１２
がＡＮＤ回路３４を介して制御電圧合成回路５の他方の
制御端子に供給される。従って、制御電圧合成回路５に
おいては、ＶＣＯ６の発振周波数１０を大きく引き下げ
る制御電圧が形成され急速な引き込み動作がなされる。

ＮＡＮＤ回路２６の一方の入力端子がローレベルとされ
、他方の入力端子がハイレベルとされる場合、即ち、Ｖ
ＣＯ６の発振周波数ｆ０が所定の（ｆＨＸ３７Ｂ）より
大きく低い方向にずれている場合には、ＮＡＮＤ回路２
６の出力信号Ｓ９が第３図Ｂに示す水平同期信号Ｓｌの
立ち下がるタイミングでハイレベルとされる（第３図Ｊ
におけるＳ９参照）。ＮＡＮＤ回路２６の出力信号Ｓ９
がハイレベルとされることにより、カウンタ２７がカウ
ント動作状態とされる。

また、この時、ＡＮＤ回路３４の一方の入力端子がラッ
チ回路２５の出力信号Ｓ７によりローレベルとされ、他
方の入力端子のレベルに関係な（ＡＮＤ回路３４の出力
信号３１４がローレベルとされる。それと共に、ＡＮＤ
回路３３の一方の入力端子がラッチ回路２４の出力信号
Ｓ６によりハイレベルとされ、フリップフロップ３２の
出力信号５１２によりＡＮＤ回路３３の出力が規定され
る状態となり、フリップフロップ３２の出力信号３１２
がＡＮＤ回路３３を介して制御電圧合成回路５の一方の
制御端子に供給される。従って、制御電圧合成回路５に
おいては、ＶＣＯ６の発振周波数ｆ０を大きく引き上げ
る制御電圧が形成され急速な引き込み動作がなされる。

上述したＶＣＯ６の発振周波数ｆ、が高い方向若しくは
低い方向に大きくずれた場合の引き込み動作について第
４図のタイムチャートを参照して説明する。１／Ｎ′分
周器２１において１／１２に分周された第４図Ａに示す
水平同期信号３１がカウンタ２７のクロンク入力端子に
供給される。また、ＮＡＮＤ回路２６からのＩＤフラグ
としての出力信号Ｓ９が例えば第４図Ｈに示すタイミン
グでハイレベルとされ、このハイレベルとされた期間に
おいて急速な引き込み動作がなされるものとする。

ＮＡＮＤ回路２６の出力信号Ｓ９がハイレベルとされる
ことにより、カウンタ２７がカウント動作を開始し、ｌ
／１２に分間された水平同期信号Ｓ１の立ち上がり（第
４図Ｈに示す）がカウントさ°れ、カウント出力がデコ
ーダ２９及び３０の夫々に供給される。また、ＮＡＮＤ
回路２６の出力信号Ｓ９がハイレベルとされることによ
り、ＯＲ回路３１の一方の入力端子がローレベルとされ
、ＯＲ回路３１の出力がデコーダ２９の出力信号５１１
により規定される状態とされる。

デコーダ２９において、カウンタ２７のカウント出力の
値が例えば「３」となるタイミングでハイレベルとなる
出力信号Ｓｌｌが第４図Ｈに示すように形成され、ＯＲ
回路３１の他方の入力端子に供給されるｒ’　ＯＲ回路
３１を介してハイレベルな出力信号３１１がフリップフ
ロップ３２のリセット入力端子に供給される。

また、デコーダ３０において、カウンタ２７のカウント
出力の値が例えば「４」となるタイミングでハイレベル
となる出力信号３１０が第４図りに示すように形成され
、このハイレベルな出力信号ＳＩＯがフリップフロップ
３２のセット入力端子に供給される。それと共に、出力
信号３１０がハイレベルとなるタイミングにやや遅れた
形でハイレベルとなる信号がデコーダ３０において形成
され、デコーダ３０からカウンタ２７のリセット入力端
子に供給される。カウンタ２７が「０」にリセットされ
、上述の動作が繰り返し行われる。

従って、フリップフロップ３２は、第４図りに示すデコ
ーダ３０の出力信号３１０の立ち上がりのタイミングで
セットされると共に、第４図Ｈに示すデコーダ２９の出
力信号Ｓｌｌの立ち上がりのタイミングでリセットされ
、フリップフロップ３２から第４図Ｆに示す出力信号３
１２がＡＮＤ回路３３及び３４の他方の入力端子の夫々
に供給される。

前述したように、ＶＣＯ６の発振周波数ｆ０が所定の（
ｆＨＸ３７Ｂ）より大きく高い方向にずれている場合に
は、ラッチ回路２４からの出力信号Ｓ６によりＡＮＤ回
路３３の一方の入力端子がローレベルとされ、ＡＮＤ回
路３３の出力信号Ｓ１３が常にローレベルとされる。（
第４図ＨにおけるＳ６及び５１３参照）。また、ＡＮＤ
回路３４の一方の入力端子がラッチ回路２５からの出力
信号Ｓ７によりハイレベルとされ、フリップフロップ３
２の出力信号３１２がそのままの形でＡＮＤ回路３４の
出力信号３１４として出力され、制御電圧合成回路５の
他方の制御端子に供給される（第４図ＨにおけるＳ７及
びＳ１４参照）。

また前述したように、ＶＣＯ６の発振周波数ｆ。が所定
の（ｆ＋＋Ｘ３７８）より大きく低い方向にずれている
場合には、ランチ回路２５からの出力信号Ｓ７によりＡ
ＮＤ回路３４の一方の入力端子がローレベルとされ、Ａ
ＮＤ回路３４の出力信号Ｓ１４が常にローレベルとされ
る。（第４図ＨにおけるＳ７及びＳＬ４参照）。また、
ＡＮＤ回路３３の一方の入力端子がラッチ回路２４から
の出力信号Ｓ６によりハイレベルとされ、フリップフロ
ップ３２の出力信号Ｓ１２がそのままの形でＡＮＤ回路
３３の出力信号Ｓ１３として出力され、制御電圧合成回
路５の一方の制御端子に供給される（第４図Ｈにおける
Ｓ６及びＳ１４参照）。

制御電圧合成回路５の一方若しくは他方の制御端子がハ
イレベルとされる期間に対応して制御電圧合成回路５に
おいてＶＣＯ６の発振周波数ｆ０を所定範囲内に迅速に
引き込むための制御電圧が形成される。この制御電圧が
ＶＣＯ６の制御端子に供給され、ＶＣＯ６の発振周波数
Ｃ０が制御される。

ＶＣＯ６が制御されて発振周波数ｒ６が所定の範囲内に
引き込まれ、所定範囲内とされた場合には、ＮＡＮＤ回
路２６の出力信号Ｓ９が前述したように第４図Ｂに示す
タイミングでローレベルに立ち下がる。ＮＡＮＤ回路２
６の出力信号Ｓ９がローレベルとされることによりミカ
ウンタ２７がカウント動作を停止する。それと共に、Ｎ
ＡＮＤ回路２６の出力信号Ｓ９がローレベルとされるこ
とによりＯＲ回路３１の一方の入力端子がハイレベルと
され、デコーダ２９の出力信号Ｓｌｌに関係なくＯＲ回
路３１の出力信号がハイレベルとされる。このハイレベ
ルな出力信号によりフリップフロップ３２がリセツトさ
れて、フリップフロップ３２の出力信号Ｓ１２がローレ
ベルとされる。

また、この時ＡＮＤ回路３３及び３４の他方の入力端子
が前述したようにラッチ回路２４及び２５の出力信号Ｓ
６及びＳ７によりローレベルとされてＶＣＯ６の発振周
波数ｒ。の急速な引き込み動作が終了される。

〔発明の効果〕

この発明では、ＶＣＯの発振周波数の所定周波数に対す
るずれを検出する手段してと、例えばカウンタ、デコー
ダ、ラッチ回路及びＮＡＮＤ回路が設けられ、ＶＣＯの
発振周波数が例えば水平同期信号を基準として所定周波
数を中心とした所定範囲内にあるかどうかが検出される
。また、ＶＣＯに対する補正信号を発生するディジタル
積分手段として例えばカウンタ、デコーダ及びフリップ
フロップが設けられ、ＶＣＯの発振周波数が所定範囲か
ら外れ、然もその状態が所定時間続いた場合にのみ所定
時間だけ制御信号が出力され、この制御信号が制御電圧
合成回路の制御端子に供給される。

従って、この発明に依れば、コンデンサを用いたフィル
タを用いることなくディジタル的な積分作用が実現でき
、ＡＰＣ判別及びＡＦＣ判別フィルタ用のコンデンサが
不要とされるためＩＣ化の際においても回路規模を小さ
くすることが可能とされる。

【図面の簡単な説明】

第１図Ａ及び第１図ＢはＶＴＲの色信号同期回路の八Ｐ
Ｃ及びＡＦＣループにこの発明が適用された一実施例の
ブロック図、第２図はこの発明の一実施例におけるＡＦ
Ｃ及びＡＰＣ判別回路のブロック図、第３図及び第４図
はこの発明の一実施例の動作説明に用いるタイムチャー
トである。図面における主要な符号の説明３：ＡＦＣ検出回路、　４：ＡＦＣ判別回路、５：制御
電圧合成回路、　６　：　ＶＣＯｌ　７：分周回路、　
９７ＡＰＣ検出回路、　１５：ＡＰＣ判別回路、　２２
．２１：カウンタ、　２３．２９．３０：デ・コーグ、
　２４．２５：ラッチ回路、２６　：　ＮＡＮＤ回路、
　　２８：インバータ、３１：ＯＲ回路、　　３２：フ
リップフロップ、　　３３．３４：ＡＮＤ回路。

Claims

【特許請求の範囲】基準信号の周期又は基準信号のｎ倍の周期に含まれるＶ
ＣＯの出力又はＶＣＯの出力信号を分周したパルス信号
の個数をカウントして、ＶＣＯの出力信号の周波数変動
を検出する手段と、上記周波数変動を検出する手段からの検出信号が所定期
間続いた時に上記周波数変動を補正するためのＶＣＯに
対する補正信号を発生するディジタル積分手段とを有することを特徴とするＶＣＯの周波数変動補正装置
。