JPS6223474B2 - - Google Patents
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- Publication number
- JPS6223474B2 JPS6223474B2 JP16603078A JP16603078A JPS6223474B2 JP S6223474 B2 JPS6223474 B2 JP S6223474B2 JP 16603078 A JP16603078 A JP 16603078A JP 16603078 A JP16603078 A JP 16603078A JP S6223474 B2 JPS6223474 B2 JP S6223474B2
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- JP
- Japan
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- gate
- pier
- semiconductor substrate
- conductivity type
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- Expired
Links
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Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタの製造方
法に関する。
法に関する。
接合型電界効果トランジスタの重要なフアクタ
ーとして相互コンダクタンスgmがある。一般的
にこのgmを大きくするにはＷ／Ｌ（Ｗ…ゲート
巾、Ｌ…ゲート長）を大きくする事がよく知られ
ている。
ーとして相互コンダクタンスgmがある。一般的
にこのgmを大きくするにはＷ／Ｌ（Ｗ…ゲート
巾、Ｌ…ゲート長）を大きくする事がよく知られ
ている。
第１図は基本的な接合型電界効果トランジスタ
を示す断面図である。１はＰ型の半導体基板、２
はＮ型のチヤンネル領域、３はＰ型のゲート領
域、４，５はN+型のソース・ドレインコンタク
ト領域、６，７はソース・ドレイン電極である。
を示す断面図である。１はＰ型の半導体基板、２
はＮ型のチヤンネル領域、３はＰ型のゲート領
域、４，５はN+型のソース・ドレインコンタク
ト領域、６，７はソース・ドレイン電極である。
第２図および第３図は第１図に示したチヤンネ
ル領域２とゲート領域３との関係を示す上面図で
ある。第２図に示すゲート領域はＷ／Ｌを増大す
るために櫛歯状になつており、第３図のゲート領
域は格子状になつている。
ル領域２とゲート領域３との関係を示す上面図で
ある。第２図に示すゲート領域はＷ／Ｌを増大す
るために櫛歯状になつており、第３図のゲート領
域は格子状になつている。
しかしながら第２図及び第３図に示すゲート領
域の形状では設計上Ｗ／Ｌは増大するが、実際に
動作させるとあたかもＷが小さくなつたかの様な
特性を示し理論通りgmが増大しない。これはゲ
ート領域が水平方向に長く延在する形状となるた
め、第２図および第３図に示したＡ点とＢ点では
微妙な電圧降下が発生してドレイン・ゲート間に
十分なバイアスが印加されないため効率の悪い部
分が発生するためと考えられる。
域の形状では設計上Ｗ／Ｌは増大するが、実際に
動作させるとあたかもＷが小さくなつたかの様な
特性を示し理論通りgmが増大しない。これはゲ
ート領域が水平方向に長く延在する形状となるた
め、第２図および第３図に示したＡ点とＢ点では
微妙な電圧降下が発生してドレイン・ゲート間に
十分なバイアスが印加されないため効率の悪い部
分が発生するためと考えられる。
本発明は斯点に鑑みてなされたものであり、従
来の欠点を完全に除去した接合型電界効果トラン
ジスタの製造方法を実現するものである。以下第
４図乃至第６図を参照して本発明の一実施例を詳
述する。
来の欠点を完全に除去した接合型電界効果トラン
ジスタの製造方法を実現するものである。以下第
４図乃至第６図を参照して本発明の一実施例を詳
述する。
本発明に依る接合型電界効果トランジスタを第
４図に示す。１１はＰ型の半導体基板、１２はＮ
型のチヤンネル領域、１３はＰ型のゲート領域、
１８はＰ型の橋脚領域、１４，１５はN+型のソ
ース・ドレイン・コンタクト領域、１６，１７は
ソース・ドレイン電極、１９はゲート電極であ
る。
４図に示す。１１はＰ型の半導体基板、１２はＮ
型のチヤンネル領域、１３はＰ型のゲート領域、
１８はＰ型の橋脚領域、１４，１５はN+型のソ
ース・ドレイン・コンタクト領域、１６，１７は
ソース・ドレイン電極、１９はゲート電極であ
る。
本発明の特徴は橋脚領域１８にある。橋脚領域
１８はゲート領域１３とチヤンネル領域１２下の
半導体基板１１とを連結し、ゲート電極１９に印
加された電圧を半導体基板１１と橋脚領域１８を
介して直接ゲート領域１３に伝達するルートを形
成している。橋脚領域１８は第２図及び第３図に
示したチヤンネル領域１２の中間部分であるＡ
点、Ｂ点およびそれと対称な位置に複数個所形成
される。
１８はゲート領域１３とチヤンネル領域１２下の
半導体基板１１とを連結し、ゲート電極１９に印
加された電圧を半導体基板１１と橋脚領域１８を
介して直接ゲート領域１３に伝達するルートを形
成している。橋脚領域１８は第２図及び第３図に
示したチヤンネル領域１２の中間部分であるＡ
点、Ｂ点およびそれと対称な位置に複数個所形成
される。
斯る構造に依れば、ゲート領域１３には半導体
基板１１と重畳して拡散されたチヤンネル領域１
２の周辺と橋脚領域１８の両者から電圧が印加さ
れるため、ゲート領域１３の横方向の電圧降下は
ほぼ無視できる様になりゲート領域１３は全体的
に効率良く動作する。具体的にはゲート長Ｌが３
μｍでゲート巾Ｗが15000μｍのパターンでは従
来の構造ではgmが52ｍであるのに対して本発
明の構造ではgmが65ｍとなり、約25％の増大
ができる。
基板１１と重畳して拡散されたチヤンネル領域１
２の周辺と橋脚領域１８の両者から電圧が印加さ
れるため、ゲート領域１３の横方向の電圧降下は
ほぼ無視できる様になりゲート領域１３は全体的
に効率良く動作する。具体的にはゲート長Ｌが３
μｍでゲート巾Ｗが15000μｍのパターンでは従
来の構造ではgmが52ｍであるのに対して本発
明の構造ではgmが65ｍとなり、約25％の増大
ができる。
次に第４図乃至第６図を参照して本発明のトラ
ンジスタの製造方法について説明する。
ンジスタの製造方法について説明する。
先ずＰ型シリコンウエハー１１を準備し、第５
図に示す如くチヤンネル領域１２となる部分を露
出して他を厚い酸化膜２０で被覆する。橋脚領域
１８を形成する部分は厚い酸化膜２０を残してお
く。然る後Ｎ型不純物であるリンをイオン注入し
て、酸化膜２０をマスクとして選択的にチヤンネ
ル領域１２を形成する。チヤンネル領域１２は
2.8μの深さになる様にイオン注入を制御する。
この時同時に本発明の特徴とする橋脚領域１８を
形成する。
図に示す如くチヤンネル領域１２となる部分を露
出して他を厚い酸化膜２０で被覆する。橋脚領域
１８を形成する部分は厚い酸化膜２０を残してお
く。然る後Ｎ型不純物であるリンをイオン注入し
て、酸化膜２０をマスクとして選択的にチヤンネ
ル領域１２を形成する。チヤンネル領域１２は
2.8μの深さになる様にイオン注入を制御する。
この時同時に本発明の特徴とする橋脚領域１８を
形成する。
次にチヤンネル領域１２上の酸化膜２０に写真
蝕刻法によつて所望のゲート領域１３となる部分
をエツチング除去する。続いて第６図の如くＰ型
不純物であるボロンを付着して拡散してゲート領
域１３を形成する。ゲート領域１３は深さ1.8μ
に形成される。
蝕刻法によつて所望のゲート領域１３となる部分
をエツチング除去する。続いて第６図の如くＰ型
不純物であるボロンを付着して拡散してゲート領
域１３を形成する。ゲート領域１３は深さ1.8μ
に形成される。
更に第４図に示す如くチヤンネル領域１２のソ
ース・ドレインコンタクト領域１４，１５となる
部分の酸化膜２０を写真蝕刻法によりエツチング
除去し、Ｎ型の不純物であるリンを拡散してソー
ス・ドレインコンタクト領域１４，１５を形成す
る。続いてソース・ドレインコンタクト領域１
４，１５にオーミツク接触したソース・ドレイン
電極１６，１７と半導体基板１１の裏面にオーミ
ツク接触したゲート電極１９を形成する。
ース・ドレインコンタクト領域１４，１５となる
部分の酸化膜２０を写真蝕刻法によりエツチング
除去し、Ｎ型の不純物であるリンを拡散してソー
ス・ドレインコンタクト領域１４，１５を形成す
る。続いてソース・ドレインコンタクト領域１
４，１５にオーミツク接触したソース・ドレイン
電極１６，１７と半導体基板１１の裏面にオーミ
ツク接触したゲート電極１９を形成する。
以上に詳述した如く本発明の製造方法ではチヤ
ンネル領域と橋脚領域とを同時に形成できるので
従来の接合型電界効果トランジスタの製造工程と
同じ工程数で相互コンダクタンスgmの増大した
接合型電界効果トランジスタを実現できる利点を
有している。
ンネル領域と橋脚領域とを同時に形成できるので
従来の接合型電界効果トランジスタの製造工程と
同じ工程数で相互コンダクタンスgmの増大した
接合型電界効果トランジスタを実現できる利点を
有している。
第１図は基本的な接合型電界効果トランジスタ
を説明する断面図、第２図および第３図はゲート
領域とチヤンネル領域の関係を説明する上面図、
第４図は本発明の接合型電界効果トランジスタを
説明する断面図、第５図及び第６図は本発明の接
合型電界効果トランジスタの製造方法を説明する
断面図である。 主な図番の説明、１１は半導体基板、１２はチ
ヤンネル領域、１３はゲート領域、１８は橋脚領
域である。
を説明する断面図、第２図および第３図はゲート
領域とチヤンネル領域の関係を説明する上面図、
第４図は本発明の接合型電界効果トランジスタを
説明する断面図、第５図及び第６図は本発明の接
合型電界効果トランジスタの製造方法を説明する
断面図である。 主な図番の説明、１１は半導体基板、１２はチ
ヤンネル領域、１３はゲート領域、１８は橋脚領
域である。
Claims (1)
- １ 一導電型の半導体基板の一主面に橋脚領域と
なる部分を除いてイオン注入して逆導電型のチヤ
ンネル領域と一導電型の橋脚領域とを同時に形成
し、前記チヤンネル領域および前記橋脚領域上に
一導電型のゲート領域を拡散形成して該ゲート領
域と前記半導体基板とを前記橋脚領域で連結し、
前記チヤンネル領域にオーミツク接触したソース
電極およびドレイン電極を形成することを特徴と
する接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16603078A JPS5591880A (en) | 1978-12-29 | 1978-12-29 | Junction type field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16603078A JPS5591880A (en) | 1978-12-29 | 1978-12-29 | Junction type field-effect transistor |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6195384A Division JPS59193072A (ja) | 1984-03-28 | 1984-03-28 | 接合型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591880A JPS5591880A (en) | 1980-07-11 |
| JPS6223474B2 true JPS6223474B2 (ja) | 1987-05-22 |
Family
ID=15823634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16603078A Granted JPS5591880A (en) | 1978-12-29 | 1978-12-29 | Junction type field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5591880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171064U (ja) * | 1988-05-23 | 1989-12-04 |
-
1978
- 1978-12-29 JP JP16603078A patent/JPS5591880A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171064U (ja) * | 1988-05-23 | 1989-12-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591880A (en) | 1980-07-11 |
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