JPS6223227A - パワ−・オン−リセツト回路 - Google Patents
パワ−・オン−リセツト回路Info
- Publication number
- JPS6223227A JPS6223227A JP60161127A JP16112785A JPS6223227A JP S6223227 A JPS6223227 A JP S6223227A JP 60161127 A JP60161127 A JP 60161127A JP 16112785 A JP16112785 A JP 16112785A JP S6223227 A JPS6223227 A JP S6223227A
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- Japan
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- voltage
- power supply
- power
- ripple
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータシステム（以下ＣＰＵ
という）において、ＣＰＵを初期化するためのパワー、
オン−リセット回路に関する。
という）において、ＣＰＵを初期化するためのパワー、
オン−リセット回路に関する。
ＣＰＵは通常、電源ＯＮ時にリセット回路によるリセッ
ト信号によって初期化される。一般に初期化信号（以下
リセット信号という）がチャタリングを起した場合ＣＰ
Ｕは暴走することが知られている。
ト信号によって初期化される。一般に初期化信号（以下
リセット信号という）がチャタリングを起した場合ＣＰ
Ｕは暴走することが知られている。
第５図は従来のリセット回路の一例であり、比較器ＣＰ
Ｕ、ツェナーダイオードＤｚおよび抵抗ｒ工。
Ｕ、ツェナーダイオードＤｚおよび抵抗ｒ工。
ｒ２ 、 ｒ５． ｒｑ 、 ｒ５とコンデンサｃ１と
から構成されている。
から構成されている。
図においてＥは電源電圧、ＲＥＳＥＴ−Ｐはリセット信
号ヲ示シ、ハイレベルでＯＮ、ロウレベルでＯＦＦであ
、９、ＣＰＵはリセット信号がＱＦＦになった時点で動
作を開始する。
号ヲ示シ、ハイレベルでＯＮ、ロウレベルでＯＦＦであ
、９、ＣＰＵはリセット信号がＱＦＦになった時点で動
作を開始する。
上記抵抗ｒ１および抵抗ｒ２は電源電圧Ｅを分圧するだ
めの抵抗、抵抗ｒ、はツェナーダイオードＤｚの特性を
満たすための抵抗、抵抗ｒ４は比較器ＣＭＰのオープン
コレクタ出力を＋５ｖにプルアップす、るための抵抗で
ある。
めの抵抗、抵抗ｒ、はツェナーダイオードＤｚの特性を
満たすための抵抗、抵抗ｒ４は比較器ＣＭＰのオープン
コレクタ出力を＋５ｖにプルアップす、るための抵抗で
ある。
上記コンデンサＣ１は比較器ＣＭＰの反転および非反転
入力端子へ乗る外来ノズルを防止するためのコンデンサ
である。
入力端子へ乗る外来ノズルを防止するためのコンデンサ
である。
また比較器ＣＭＰは反転入力端子に加えられる電源電圧
ＥとツェナーダイオードＤｚのツェナー電圧Ｖｚとの差
の電圧Ｖ−を非反転入力端子へ加えられる抵抗ｒ１とｒ
２で電源電圧Ｅを分圧した電圧との積の電圧（以下Ｖ＋
という）と比較する電圧検知回路である。
ＥとツェナーダイオードＤｚのツェナー電圧Ｖｚとの差
の電圧Ｖ−を非反転入力端子へ加えられる抵抗ｒ１とｒ
２で電源電圧Ｅを分圧した電圧との積の電圧（以下Ｖ＋
という）と比較する電圧検知回路である。
上記Ｖ＋と■−は次式で示される。
Ｖ−＝ Ｅ −Ｖｚ （２）電源
投入時比較器ＣＭＰにおいて、差の電圧Ｖ−が積の電圧
Ｖ＋よシも高くなった時点で比較器ＣＭＰのリセット信
号ＲＥＳＥＴ−ＰをＣＰＵに対してＯＦＦにしてＣＰＵ
が動作を開始する。すなわちリセット信号ＲＥＳＥＴ−
ＰがＯＮからＯＦＦ’に反転するわ′けてあシ、■＋＝
ｖ−の近傍ではリセット信号ＲＥＳＥＴ−ｐの状態が微
少の電位差で反転しやすい不安定な状態である。
投入時比較器ＣＭＰにおいて、差の電圧Ｖ−が積の電圧
Ｖ＋よシも高くなった時点で比較器ＣＭＰのリセット信
号ＲＥＳＥＴ−ＰをＣＰＵに対してＯＦＦにしてＣＰＵ
が動作を開始する。すなわちリセット信号ＲＥＳＥＴ−
ＰがＯＮからＯＦＦ’に反転するわ′けてあシ、■＋＝
ｖ−の近傍ではリセット信号ＲＥＳＥＴ−ｐの状態が微
少の電位差で反転しやすい不安定な状態である。
抵抗ｒ５は比較器ＣＭＰ出力電圧を非反転入力端子へ正
帰還によって比較器ＣＭＰにヒステリシス特性を持たせ
て比較器ＣＭＰの反転動作を安定化するだめの抵抗であ
る。
帰還によって比較器ＣＭＰにヒステリシス特性を持たせ
て比較器ＣＭＰの反転動作を安定化するだめの抵抗であ
る。
第５図において電源電圧Ｅが安定化電源電圧である場合
、この電源電圧Ｅは電源投入時単調なカーブで立上シ、
これに対して積の電圧Ｖ＋は電源電圧Ｅのｒ２／ｒよ＋
ｒ２倍の勾配で立上シ、また、差の電圧Ｖ−は電源電圧
Ｅがツェナー電圧ＶＺに達するまではＯＶで、ツェナー
電圧Ｖｚを越えると電源電圧Ｅと等しい勾配で立上る。
、この電源電圧Ｅは電源投入時単調なカーブで立上シ、
これに対して積の電圧Ｖ＋は電源電圧Ｅのｒ２／ｒよ＋
ｒ２倍の勾配で立上シ、また、差の電圧Ｖ−は電源電圧
Ｅがツェナー電圧ＶＺに達するまではＯＶで、ツェナー
電圧Ｖｚを越えると電源電圧Ｅと等しい勾配で立上る。
以上のことを表わしたのが第６図でちゃ、上記したよう
に差の電圧Ｖ−が積の電圧Ｖ＋よシも高くなった時点で
リセット信号ＲＥＳＥＴ−ＰがＯＦＦになシ、この時点
でＣＰＵが動作を開始することを示している。
に差の電圧Ｖ−が積の電圧Ｖ＋よシも高くなった時点で
リセット信号ＲＥＳＥＴ−ＰがＯＦＦになシ、この時点
でＣＰＵが動作を開始することを示している。
しかし、上記の構成の回路によると、積の電圧Ｖ＋およ
び差の電圧■−は第７図に示すように上記（１）。
び差の電圧■−は第７図に示すように上記（１）。
（２）式に依存した立上シでちシ、差の電圧Ｖ−のリプ
ル電圧は電源電圧Ｅと等しいが積の電圧Ｖ十に重畳する
リプル電圧はｒ２／ｒ ＋ｒ 倍に分圧されて互いに
リプルの振幅が異なるためｖ＋＝Ｖ−の交点が１個所に
なるとは限らない。そのため、第７図に示すようにリセ
ット信号ＲＥＳＥＳＴ−Ｐが波形割れを起こし、ＣＰＵ
が完全にイニシアルされずにパワーオンスタートで暴走
するという問題があった。
ル電圧は電源電圧Ｅと等しいが積の電圧Ｖ十に重畳する
リプル電圧はｒ２／ｒ ＋ｒ 倍に分圧されて互いに
リプルの振幅が異なるためｖ＋＝Ｖ−の交点が１個所に
なるとは限らない。そのため、第７図に示すようにリセ
ット信号ＲＥＳＥＳＴ−Ｐが波形割れを起こし、ＣＰＵ
が完全にイニシアルされずにパワーオンスタートで暴走
するという問題があった。
本発明は、電源電圧からツェナー電圧を引いた基準電圧
を比較器の反転入力端子もしくは非反転入力端子に加え
、電源電圧を抵抗ｒ１とｒ２でｒ２／ｒ工＋１□の比で
分圧しだ電圧を非反転入力端子もしくは反転入力端子に
加えるようにしたリプル電圧を含む非安定電源で動作す
るパワー・オン−リセット回路において、抵抗ｒ工と並
列にリプル電圧成分に対しては抵抗ｒ□のイン、ピーダ
ンスをバイパスするのに十分な容量のコンデンサを付加
したことを特徴とする。
を比較器の反転入力端子もしくは非反転入力端子に加え
、電源電圧を抵抗ｒ１とｒ２でｒ２／ｒ工＋１□の比で
分圧しだ電圧を非反転入力端子もしくは反転入力端子に
加えるようにしたリプル電圧を含む非安定電源で動作す
るパワー・オン−リセット回路において、抵抗ｒ工と並
列にリプル電圧成分に対しては抵抗ｒ□のイン、ピーダ
ンスをバイパスするのに十分な容量のコンデンサを付加
したことを特徴とする。
以上の構成によると、抵抗ｒ工と並列にコンデンサを付
加したことにより、電源ＯＮ時の電源電圧とツェナー電
圧の積の電圧の立上９波形に重畳するリプル電圧を電源
電圧にほぼ等しくさせ、電源電圧とツェナー電圧の差の
電圧の立上夕波形のリプル電圧と振幅、位相を合わせる
ことによシミ源立上げ時の積の電圧と差の電圧の波形の
交点が２個所以上できるのを防いでリセット信号の波形
割れを無くすことができる。
加したことにより、電源ＯＮ時の電源電圧とツェナー電
圧の積の電圧の立上９波形に重畳するリプル電圧を電源
電圧にほぼ等しくさせ、電源電圧とツェナー電圧の差の
電圧の立上夕波形のリプル電圧と振幅、位相を合わせる
ことによシミ源立上げ時の積の電圧と差の電圧の波形の
交点が２個所以上できるのを防いでリセット信号の波形
割れを無くすことができる。
第１図は本発明の第１実施例を示すリセット回路である
。
。
比較器ＣＭＰ、ツェナーダイオードＤｚ、抵抗ｒ工。
ｒ ２ ｒ ｒ５ ｒ ｒ ｌｌｙ Ｆ、およびコンデ
ンサＣ１があムこれ等は上記従来技術と同様である。
ンサＣ１があムこれ等は上記従来技術と同様である。
Ｃはバイパスコンデンサであシ、抵抗ｒ工の両端に差列
に接続してあシ、その容量が”２ ＞ １／２πｆｃ（
π：円周率、ｆ：周波数）を満足するように設定してお
く。
に接続してあシ、その容量が”２ ＞ １／２πｆｃ（
π：円周率、ｆ：周波数）を満足するように設定してお
く。
このように設定することによフ電源電圧Ｅとツェナー電
圧Ｖｚの積の電圧Ｖ＋の立上夕波形のリプル電圧は電源
電圧Ｅのリプル電圧とほぼ等しくできる。
圧Ｖｚの積の電圧Ｖ＋の立上夕波形のリプル電圧は電源
電圧Ｅのリプル電圧とほぼ等しくできる。
また、差の電圧Ｖ−の立上多波形は電源電圧Ｅとツェナ
ー電圧ＶＺＯ差であるから、差の電圧Ｖ−のリプル電圧
も電源電圧Ｅと等しい。
ー電圧ＶＺＯ差であるから、差の電圧Ｖ−のリプル電圧
も電源電圧Ｅと等しい。
つまり、積の電圧Ｖ＋および差の電圧Ｖ−の立上多波形
はともに振幅と位相がそろったリプル電圧が重畳されて
勾配だけが違う波形となる。
はともに振幅と位相がそろったリプル電圧が重畳されて
勾配だけが違う波形となる。
差の電圧Ｖ−と積の電三十の波形は一定勾配の直線にリ
プル周波数の交流電圧を重畳した波形で近似して各々ａ
ｔ＋ｂ＋ｃｓｈｘ（２πｆｔ）とａ’ ｔ ＋ ｂ’
＋ ｃ’５ｉｎ（２πｆｔ）の式で表わされる。なお、
ａ、ｂ、ｃとａ′、ｂ′、ｃ′は差の電圧Ｖ−と積の電
圧Ｖ＋ＪＤ各近似電圧波形の直線成分の勾配と切片およ
びこれに重畳する交流電圧の振幅を示し、ｆはリプル周
波数、ｔは時間を示す。
プル周波数の交流電圧を重畳した波形で近似して各々ａ
ｔ＋ｂ＋ｃｓｈｘ（２πｆｔ）とａ’ ｔ ＋ ｂ’
＋ ｃ’５ｉｎ（２πｆｔ）の式で表わされる。なお、
ａ、ｂ、ｃとａ′、ｂ′、ｃ′は差の電圧Ｖ−と積の電
圧Ｖ＋ＪＤ各近似電圧波形の直線成分の勾配と切片およ
びこれに重畳する交流電圧の振幅を示し、ｆはリプル周
波数、ｔは時間を示す。
両式において、Ｃ中Ｃ′とすると両型圧波形が交わる時
間はａｔ−１−ｂ＝ａ’ｔ−）−ｂ’の方程式の解で与
えられ、この解は勾配の異なる２つの直線の交点を示す
ことから積の電圧■＋と差の電圧Ｖ−の交点は常に一点
に限られることになる。
間はａｔ−１−ｂ＝ａ’ｔ−）−ｂ’の方程式の解で与
えられ、この解は勾配の異なる２つの直線の交点を示す
ことから積の電圧■＋と差の電圧Ｖ−の交点は常に一点
に限られることになる。
第２図は第１図の回路による電源電圧Ｅおよび積の電圧
Ｖ＋と差の電圧Ｖ−の立上り波形でチシ、両型圧ｖ＋、
■−の立上多波形のリプル電圧を等しくし、■＋＝Ｖ−
となる交点を上記のように１個所とすることができ、リ
セット回路のリセット信号ＲＥＳＥＴ−Ｐの波形割れを
防止することができる。
Ｖ＋と差の電圧Ｖ−の立上り波形でチシ、両型圧ｖ＋、
■−の立上多波形のリプル電圧を等しくし、■＋＝Ｖ−
となる交点を上記のように１個所とすることができ、リ
セット回路のリセット信号ＲＥＳＥＴ−Ｐの波形割れを
防止することができる。
第３図は第２実施例を示すリセット回路図であり、リセ
ット信号のＯＮをロウレベル、ＯＦＦをハイレベルとし
たリセット信号ＲＥＳＥＴ−Ｎを出力するリセット回路
図を示す。
ット信号のＯＮをロウレベル、ＯＦＦをハイレベルとし
たリセット信号ＲＥＳＥＴ−Ｎを出力するリセット回路
図を示す。
電源電圧Ｅを抵抗ｒ工および抵抗ｒ２ｆ分圧した差の電
圧Ｖ−を比較器ＣＭＰの反転入力端子へ加え、電源電圧
Ｅとツェナー電圧ＶＺとの積の電圧Ｖ＋を比較器ＣＭＰ
の非反転入力端子へ加えるようにしたものであシ、この
場合比較器ＣＭＰは積の電圧Ｖ＋と差の電圧Ｖ−と比較
し、積の電圧Ｖ＋が差の電圧Ｖ−よりも高くなった時点
でリセット信号ＲＥＳＥＴ−ＮをＱＦＦとし、この信号
によってＣＰＵは初期化される。またその他の素子の働
きおよび特徴は上記第１実施例と同様であシ、電源電圧
Ｅおよび積の電圧Ｖ＋と差の電圧Ｖ−の立上多波形は第
４図に示す如くであυ、上記第２図と同様であって両型
圧Ｖ＋、Ｖ−の立上多波形のリプル電圧を等しくし、Ｖ
十＝’Ｖ−となる交点を１個所とすることができ、リセ
ット回路のリセット信号Ｒ′ＦＪＳＥＴ−Ｎ の波形
割れを防止していることがわかる。
圧Ｖ−を比較器ＣＭＰの反転入力端子へ加え、電源電圧
Ｅとツェナー電圧ＶＺとの積の電圧Ｖ＋を比較器ＣＭＰ
の非反転入力端子へ加えるようにしたものであシ、この
場合比較器ＣＭＰは積の電圧Ｖ＋と差の電圧Ｖ−と比較
し、積の電圧Ｖ＋が差の電圧Ｖ−よりも高くなった時点
でリセット信号ＲＥＳＥＴ−ＮをＱＦＦとし、この信号
によってＣＰＵは初期化される。またその他の素子の働
きおよび特徴は上記第１実施例と同様であシ、電源電圧
Ｅおよび積の電圧Ｖ＋と差の電圧Ｖ−の立上多波形は第
４図に示す如くであυ、上記第２図と同様であって両型
圧Ｖ＋、Ｖ−の立上多波形のリプル電圧を等しくし、Ｖ
十＝’Ｖ−となる交点を１個所とすることができ、リセ
ット回路のリセット信号Ｒ′ＦＪＳＥＴ−Ｎ の波形
割れを防止していることがわかる。
以上詳細に説明した本発明によると、電源電圧からツェ
ナー電圧を差引いた基準電圧を比較器の反転入力端子ま
たは非反転入力端子に加え、また電源電圧を抵抗ｒ１と
抵抗ｒ２でｒ２／ｒ１＋ｒ２ の比で分圧しだ電圧を非
反転入力端子または反転入力端子に加えるようにしたリ
プル電圧を含む非安定電源で動作するリセット回路にお
いて、抵抗ｒ１と並列に電源のリプル電圧に対しては低
インピーダンスを示すコンデンサを挿入して電源ＯＮ時
の積の電圧Ｖ＋の立上り波形に重畳するリプル電圧を電
源電圧Ｅとほぼ等しくさせ、差の電圧Ｖ−の立上りの波
形のリプル電圧と振幅９位相を合わせることで電源立上
げ時の積の電圧■＋と差の電圧Ｖ−の波形の交点が２個
所以上できるのを防いでリセット信号の波形割れの発生
を無くしたことにより、ｃｐｕｔ−含めたマイクロコン
ピュータシステムに対して初期化を安定かつ確実に行な
うことができることになる。
ナー電圧を差引いた基準電圧を比較器の反転入力端子ま
たは非反転入力端子に加え、また電源電圧を抵抗ｒ１と
抵抗ｒ２でｒ２／ｒ１＋ｒ２ の比で分圧しだ電圧を非
反転入力端子または反転入力端子に加えるようにしたリ
プル電圧を含む非安定電源で動作するリセット回路にお
いて、抵抗ｒ１と並列に電源のリプル電圧に対しては低
インピーダンスを示すコンデンサを挿入して電源ＯＮ時
の積の電圧Ｖ＋の立上り波形に重畳するリプル電圧を電
源電圧Ｅとほぼ等しくさせ、差の電圧Ｖ−の立上りの波
形のリプル電圧と振幅９位相を合わせることで電源立上
げ時の積の電圧■＋と差の電圧Ｖ−の波形の交点が２個
所以上できるのを防いでリセット信号の波形割れの発生
を無くしたことにより、ｃｐｕｔ−含めたマイクロコン
ピュータシステムに対して初期化を安定かつ確実に行な
うことができることになる。
第１図は本発明の第１実施例を示すリセット回路図、第
２図は第１実施例の非安定電源電圧および比較器の反転
入力端子もしくは非反転入力端子電圧の立上りの電圧波
形、第３図は第２実施例を示すリセット回路図、第４図
は第２実施例の非安定電源電圧および比較器の反転入力
端子および非反転入力端子電圧の立上シの電圧波形、第
５図は従来例のリセット回路図、第６図は電源が安定化
電源である場合の電源電圧および比較器の反転入力端子
と非反転入力端子電圧の立上りの電圧波形、第７図は非
安定電源電圧による立上シの電圧波形である。 ＣＭＰ・・・比較器 Ｄ２・・・ツエナーダイオードｒ
１〜ｒ５・・・抵抗 Ｃ、Ｃ１・゛°コンデンサ Ｅ・
・・電源電圧 ＲＥｓＥＴ−ｐ、ＲＥＳＥＴ−Ｎ・・・
リセット信号特許出願人 沖電気工業株式会社 東北沖電気株式会社 代理人弁理士 金 倉 喬 二 第２実施例の回路図 ＠ ３ 国 鋪 、４１１ｍ 従来例の回路図 ＠ ５− 安定化電源の場合の立上りの電圧波形 鋪 ６ ｌ 非安定電源゛電圧による立北りの電圧波形舖 ７ 宣
２図は第１実施例の非安定電源電圧および比較器の反転
入力端子もしくは非反転入力端子電圧の立上りの電圧波
形、第３図は第２実施例を示すリセット回路図、第４図
は第２実施例の非安定電源電圧および比較器の反転入力
端子および非反転入力端子電圧の立上シの電圧波形、第
５図は従来例のリセット回路図、第６図は電源が安定化
電源である場合の電源電圧および比較器の反転入力端子
と非反転入力端子電圧の立上りの電圧波形、第７図は非
安定電源電圧による立上シの電圧波形である。 ＣＭＰ・・・比較器 Ｄ２・・・ツエナーダイオードｒ
１〜ｒ５・・・抵抗 Ｃ、Ｃ１・゛°コンデンサ Ｅ・
・・電源電圧 ＲＥｓＥＴ−ｐ、ＲＥＳＥＴ−Ｎ・・・
リセット信号特許出願人 沖電気工業株式会社 東北沖電気株式会社 代理人弁理士 金 倉 喬 二 第２実施例の回路図 ＠ ３ 国 鋪 、４１１ｍ 従来例の回路図 ＠ ５− 安定化電源の場合の立上りの電圧波形 鋪 ６ ｌ 非安定電源゛電圧による立北りの電圧波形舖 ７ 宣
Claims (1)
- １、電源電圧からツェナー電圧を差引いた基準電圧を比
較器の反転入力端子または非反転入力端子に加え、電源
電圧を抵抗ｒ＿１とｒ＿２でｒ＿２／（ｒ＿１＋ｒ＿２
）の比で分圧した電圧を非反転入力端子または反転入力
端子に加えるようにしたリプル電圧を含む非安定電源で
動作するリセット回路において、抵抗ｒ＿１と並列にリ
プル電圧成分に対しては抵抗ｒ＿１のインピーダンスを
バイパスするのに十分な容量のコンデンサを付加したこ
とを特徴とするパワー・オン―リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161127A JPS6223227A (ja) | 1985-07-23 | 1985-07-23 | パワ−・オン−リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161127A JPS6223227A (ja) | 1985-07-23 | 1985-07-23 | パワ−・オン−リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223227A true JPS6223227A (ja) | 1987-01-31 |
Family
ID=15729113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161127A Pending JPS6223227A (ja) | 1985-07-23 | 1985-07-23 | パワ−・オン−リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181062A (ja) * | 2007-01-25 | 2008-08-07 | Samsung Sdi Co Ltd | プラズマディスプレイ装置及びその駆動方法 |
-
1985
- 1985-07-23 JP JP60161127A patent/JPS6223227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008181062A (ja) * | 2007-01-25 | 2008-08-07 | Samsung Sdi Co Ltd | プラズマディスプレイ装置及びその駆動方法 |
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