JPS62230211A - ラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、論理回路内において情報の一時記憶を行なう
ラッチ回路に関する。

（従来の技術） 従来のラッチ回路は、第５図に示されるように、クロッ
クド・インバータ（ｌＮＶｌ、　Ｃ■ＮＶ２およびイン
バータＩＮＶＩから構成されている。

基準信舅としてのクロック信号ＣＬＫにＪ、って開閉制
御されるクロックド・インバータＣＩＮＶ１の入力は入
力端子ＩＮに接続され、出力はインバータＩＮＶ１の入
力に接続されており、このインバータＩＮＶの出力は出
力端子ＯＵ　Ｔに接続されている。またインバータＩＮ
Ｖ１の出力はクロック信号を反転させた反転り［−１ツ
ク１．１ｊｊ　ＣＬ　Ｋににり開閉制御されるり［１ツ
クド・インバータＣＩ　ＮＶ２の入力に接続され、この
り１」ラクト・インバータＣＩＮＶ２の出力はクロック
ド・インバータＣＩＮＶ１の出力に接続されており、こ
れによってで帰還回路を形成している。

この従来のラッチ回路を使用覆る場合、一般には第６図
に示されるように、クロック信号ＣＬＫの立上がり、も
しくは立下がりの前おＪ：び後に、ある一定期間データ
信号の状態が変化しない余裕時間、づなわちセットアツ
プ時間ｔ、およびホールド時間ｔｈｏｌｄ２をそれぞれ
維持づる必要がある。

これらの余裕時間が足りないと、正しいデータ信号の保
持が保証されないことになる。

（発明が解決しようとする問題点） しかしながら入力端子からラッチ回路までの信号伝達遅
延時間が無視できなくなり、クロックド・インバータＣ
ＩＮＶ１おにびＣＩＮＶ２がそれぞれ遅延したクロック
信号ＣＬＫ’および反転クロック信号ＣＬＫ’　によっ
て開閉制御されるようになると、ボールド時間ｔｈｏｌ
ｄ２が確保できなくなるという問題があった。

この問題の対策として、従来においては、ホールド時間
の確保のためにデータ信号を遅延させる回路、もしくは
クロック信号の伝達遅延時間を短縮させる回路が用いら
れていたが、しかしながら、このＪ：うな方法において
は、使用周波数が高くな、ると、ホールド時間ｔｌ＋ｏ
ｌｄ２を確保した結果としてセットアツプ時間ｔＳが十
分に取れなく’、ｒるという問題があった。

本発明の目的は、基準信号としてのクロック信号の信号
伝達遅延が生じる場合においても、正しいデータ信号を
保持することができるラッチ回路を提供することにある
。

〔発明の構成〕

（問題点を解決するだめの手段） 本発明によるラッチ回路は、入力端子に接続され、クロ
ック信号により開閉制御される第１のクロックド・イン
バータと、この第１のクロックド・インバータに接続さ
れたインバータと、このインバータに接続された遅延回
路と、この遅延回路に接続され、出力が第１のクロック
ド・インバータの出力に接続され、反転クロック信号に
にり開閉制御される第２のクロックド・インバータとを
備えたことを特徴とする特 （作　用） 本発明にＪ：るラッチ回路は、第２のクロックド・イン
バータからなる帰還回路に遅延回路を設りることにより
、クロック信号の立下がり前のデータ信号が遅れてラッ
チされるにうにしたものである。

（実施例〉 本発明の第１の実施例にＪ：るラップ回路を第１図に示
づ。このラッチ回路は、クロックド・インバータＣＩＮ
Ｖ１．ＣＩＮＶ２、インバータＩＮＶ１および直列に接
続された偶数ｎ段のインバータＩＮＶ、２．ＩＮＶ３．
−、ＩＮＶ　（ｎ＋１）から構成されている。クロック
ド・インバータＣ’１ＮＶ１の入力は入力端子ＩＮに接
続され、出力はインパークＩＮＶＩの入力に接続されて
おり、インバータＩＮＶ１の出力は出力端子ＯＵＴに接
続されている。またインバータＩＮＶ１の出力は直列に
接続された偶数ｎ段のインバータＩＮＶ２゜ＩＮＶ３．
−、Ｉ　ＮＶ　（ｎ＋１　）を介してクロックド・イン
バータＣＩＮＶ２の入力に接続され、クロックド・イン
バータＣＩＮＶ２の出力はり１」ラクト・インパークＣ
ＩＮＶ１の出力に接続されており、これによって帰還回
路を形成している。

さらに偶数ｎ段のインバータＩＮ２．ＩＮ３゜・・・、
ＴＮＶ（ｎ＋１）の中の少なくども１段のインバータは
相互コンダクタンスｇ□を極めて小ざくして感度を落し
ているため遅延効果を右しており、これによって帰還回
路における遅延回路を形成している。なおりロックド・
インバータＣＩＮＶ１．ＣｒＮＶ２はそれぞれ基準信号
としてのクロック信号ＣＬ　Ｋおよびこの反転信号とし
ての反転クロック信号ＣＬ’Ｋによって開閉を制御され
るが、実際には、ラッチ回路までの信号伝達遅延時間が
あるために、それぞれ遅延したり［１ツク信号ＣＬＫ’
および反転り１］ツク信％３　ＣＬ　Ｋ　Ｊによって開
閉を制御されている。

次に動作を説明する。第２図は本実施例によるラッチ回
路のタイミングヂト−１〜である。いま入力端子ＩＮの
データ信号が“′１″レベルである状−７＝ 態をラッチＪるものと仮定する。時刻Ｔ１において入ノ
〕端子ＩＮのデータ信号が“′１″レベルから″゛Ｏ″
Ｏ″レベルすると、クロック信号ＣＬＫ’　ににって開
状態どなっているクロックド・インバータＣＩＮＶ１に
より反転させられて、クロックド・インバータＣＩ　Ｎ
　Ｖ　１の出力地点ａにおけるデータ信号は゛０″レベ
ルからパ１“ルベルに変化する。ざらにインバータＩ　
Ｎ　Ｖ、　１により反転させられて、出力端子ｏ　ｕ−
ｒにおけるデータ信号は１１１１１レベルから゛０″レ
ベルに変化する。

また偶数ｎ段のインバータＩＮＶ２．ＩＮＶ３’。

・・・、ＩＮＶ（ｎ＋１＞からなる遅延回路とクロック
ド・インバータＣＩＮＶ２どの接続点すにおいては、イ
ンバータＩＮＶ２．ＩＮＶ３．・。

ＩＮＶ　（ｎ＋１　）からなる遅延回路によって、電位
が″゛１″１″レベル々に低下する。いま点すにおいて
電位が゛１″レベルからクロックド・インバータＣＩＮ
Ｖ２のスレッシュボールド電圧■ｔｈにまで低下する時
間、−４なわち遅延回路ににるデータ信号の遅れ時間を
ｔｄとし、クロックド・インバータＣＩＮＶ１に入力さ
れるデータ信号が゛′１″レベルからＩＩ　ＯＩｔレベ
ルに変化する時刻Ｔ１とクロック信号ＣＬＫ’がクロッ
クド・インバータＣＩＮＶ１を開状態から閉状態にする
立下がりの時刻Ｔ２との間の時間、すなわ１ラホ一ルド
時間をｔ　　　とすると、 ｏｌｄｌ ｔｄ＞ｔｈＯＩｄｌ なる関係が成立するように、遅延回路による遅延効果を
設定する。

時刻Ｔ２においてクロック（ｉ’＋号Ｃｌ−Ｋ　’が立
下がるとクロックド・インバータＣＴＮＶ１は高インピ
ーダンス状態となって、開状態から開状態に変化する。

同時に反転り［１ツク信号ＣＬ　Ｋ　’　の立上がりに
よってクロックド・インバータＣＩＮＶ２が閉状態から
開状態に変化し、点すにおりる電位状態を反転する。こ
のとき点すにおりる電位（ま”　１　”状態から徐々に
低下しＣきているが、クロックド・インパークＣＩＮＶ
２のスレツシコボールド電圧ｖｔｈにまで達していない
ため、クロックド・インバータＣＩＮＶ２によって″゛
１″１″レベルされて、“１″レベルからＩＩ　ＯＩＴ
レベルに反転される。こうして時刻Ｔ２においては、点
ａにおけるデータ信号は”　１　”レベルから“′０゛
ルベルに変化し、ざらにインバータＩＮＶ１°により反
転させられて、出力端子０ＬＩＴにおけるデータ信号は
“０″レベルから゛１″レベルに変化する。

そして時刻Ｔ２以降においては、点すの電位は再び徐々
に゛′１″レベルに近づいていくと共に、出力端子ＯＵ
Ｔにおけるデータ信号は゛′１″レベルの状態を保持し
続ける。

このように本実施例によれば、帰還回路に設けた遅延回
路による遅延効果によって、データ信号が変化する前の
情報が保持されるため、ｔｄ　＞ｔｈｏｌｄｌ なる関係が成立する範囲において、クロック信号ＣＬＫ
’　が立下がる以前にクロックド・インバータＣＩＮＶ
１に入力されるデータ信号が変化した場合でも、データ
信号が変化する前の本来骨るべき正しいデータ信号を保
持Ｊることができる。

また同様の理由において、クロック信号ＣＬＫ’の立下
がりがクロックド・インバータＣＩＮＶＩに入力される
データ信号の変化と同時の場合でも、あるいはまたり１
］ツク信号ＣＬＫ’が立下がった後、クロックド・イン
バータＣＩＮＶ１に入力されたデータ信号を維持すべき
時間が十分に取れない場合でも、正しいデータ信号を保
持することができる。

これらのことは、クロック信号ＣＬＫ’の立下がりの後
もクロックド・インバータＣＩＮＶＩに入力されたデー
タ信号をある一定期間維持することが必要とされ、その
維持覆る時間が十分に取れない場合に、あるいはクロッ
ク信号ＣＬＫ’の立下がりと同時ないしはそれ以前に、
クロックド・インバータＣＩＮＶ１に入力されるデータ
信号が変化した場合には、間違ったデータ信号が保持さ
れてしまう従来のラッチ回路に比較すると、クロック信
号ＣＬＫ’　の立下がりのタイミングに余裕を生じさせ
る。このため、入力端子からラッチ回路までの信号伝達
遅延時間が無視できない程の長さになっても、十分に正
しいデータ信号を保持することができる。

次に本発明の第２の実施例によるラッチ回路を第３図に
示す。本実施例は、上記第１の実施例によるラッチ回路
の後段に、逆相のクロック信号により制御される従来型
のラッチ回路を設けたものである。すなわち、クロック
ド・インバータＣＩＮＶ１の入力は入力端子ＩＮに接続
され、出力はインバータＩＮＶ１の入力に接続されてい
る。

インバータＩＮＶ１の出力は直列に接続された偶数ｎ段
のインバータＩ　ＮＶ２．Ｉ　ＮＶ３．−。

ＩＮＶ　（ｎ＋１　）からなる遅延回路を介してクロッ
クド・インバータＣＩＮＶ２の入力に接続され、クロッ
クド・インバータＣＩＮＶ２の出力はクロックド・イン
バータＣＩＮＶ１の出力に接続されており、これによっ
て帰還回路を形成している。

さらにインバータＩＮＶ１の出力はクロックド・インバ
ータＣＩＮＶ３の入力に接続され、クロックド・インバ
ータＣＩ　ＮＶ３の出力はインバータＩＮＶ　（ｎ＋２
）の入力に接続され、インバータＩＮＶ（ｎ＋１）の出
力は出力端子ＯＵＴに接続されている。そしてまたイン
バータＩＮＶ　（ｎ＋１）の出力はクロックド・インバ
ータＣＩＮＶ４の入力に接続され、クロックド・インバ
ータＣＩＮＶ４の出力はクロックド・インバータＣＩＮ
Ｖ３の出力に接続されており、これによって帰還回路を
形成している。

なおりロックド・インバータＣＩＮＶＩ。

ＣＩＮＶ４は共にりＯツク信号ＣＬＫ’　によって開閉
を制御され、クロックド・インバータＣＩＮＶ２．ＣＩ
ＮＶ３は共に反転クロック信号ＣＬＫ’によって開閉を
制御されている。

次に動作を説明する。第４図は本実施例によるラッチ回
路のタイミングヂャートである。いま入力端子ＩＮのデ
ータ信号が″“１″レベルである状態をラッチするもの
と仮定し、時刻Ｔ１において入力端子ＩＮのデータ信号
が“１゛レベルから１１０　Ｉ＋レベルに変化し、時刻
Ｔ２においてクロック信号ＣＬＫ’　が立下がるとする
と、クロツクド・インバータＣＩＮＶ１の出ノ］　ｉｔ
！Ｉｄａ　ａおよび偶数ｎ段のインバータＩＮＶ２．１
ＮＶ３．　・。

Ｉ　Ｎ　Ｖ　（ｎ　＋１　）からなる遅延回路とクロッ
クド・インバータＣＩＮＶ２との接続点すにお【ブるデ
ータ信号の変化は、それぞれ第２図に示された上記第１
の実施例の場合と同一である。さらにまたインバータＩ
ＮＶ１の出力地点Ｃにおけるデータ信号の変化は第２図
の場合の出力端子ＯＵＴにおけるデータ信号の変化と同
一である。

時刻Ｔ１においては、入力端子ＩＮのデータ信号が“１
″レベルから゛０″レベルに変化するが、クロックド・
インバータＣＩＮＶ３が反転クロック信号ＣＬＫ’　に
よって閉状態となっているため、出力端子ＯＵＴにおけ
るデータ信号はぞれまでの“′１″レベルの状態を保持
し続ける。

時刻Ｔ２において、クロック信号ＣＬＫ’が立下がると
、点Ｃにおけるデータ信号は゛′Ｏ″レベルからＩＩ　
Ｉ　Ｉ＋レベルに変化するが、閉状態から開状態となっ
たクロックド・インバータＣＩＮＶ３により反転させら
れ、データ信号は゛１″レベルから″′０″レベルに変
化する。さらにインバータＩＮＶ　（ｎ＋２）により反
転させられて、出力端子ＯＵＴにおけるデータ信号は゛
１″レベルとなる。このようにして出力端子ＯＵＴにお
けるデータ信号は゛１″レベルを保持し続けることにな
る。

このように本実施例によれば、時刻Ｔ１と時刻Ｔ２との
間においても、常に゛１″レベルを保持することができ
る。上記第１の実施例では結果的には′″１″１″レベ
ルするが、時刻Ｔ１から時刻Ｔ２にかけて瞬間的に゛０
″レベヘルという間違ったデータ信号を出力する。しか
し本実施例では瞬間的にでたＩＩ　Ｏ＋！レベルを出力
することはない。この出力端子ＯＵＴにおけるデータ信
号をさらに後段で処理する必要がある場合の誤動作の発
生のおそれを防止するという利点がある。

〔発明の効果〕

以上の通り、本発明によれば基準信号としてのクロック
信号が信号伝達遅延を生じる場合においても、正しいデ
ータ信号をラッチすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるラッチ回路を示す
回路図、第２図は第１の実施例によるラッチ回路のタイ
ミングチャー１〜、第３図は本発明の第２の実施例によ
るラッチ回路を示す回路図、第４図は第２の実施例によ
るラッチ回路のタイミングチャート、第５図は従来のラ
ッチ回路を示１回路図、第６図は従来のラッチ回路のタ
イミングチャートである。 ＣＩＮＶｌ、ＣＩＮＶ２．ＣＩＮＶ３゜ＣＩＮＶ４・・
・クロックド・インバータ、ＩＮＶｌ。 Ｉ　ＮＶ２．　・、Ｉ　ＮＶ　（ｎ＋２＞　・−・イン
バータ、ＩＮ・・・入力端子、ＯＵＴ・・・出力端子、
ｖｔｈ・・・スレッシュホールド電圧、１　　　．１　
　　　・・・ホーｈｏｌｄ１　　　ｈｏｌｄ２ ルド時間、ｔ　・・・セットアツプ時間、ｔｄ・・・遅
延回路によるデータ信号の遅れ時間、ＣＬＫ。 ＣＬＫ’　・・・クロック信号、ＣＬＫ、ＣＬＫ’　・
・・反転クロック信号。 出願人代理人　　佐　　藤　　−雄 Ａ、ａ 第　１　図 Ｔ１！２ ”ＩＩａｌシ１−： ←ｔ→ 尾　２　図 、、、’　　ＩＮＶ（Ｎ＋ｌｌ　　ＩＮＶ”　　　　Ｃ
ＬＫ’！、　　Ｔ２ ＩＮ　　　ＣＴＮＶ　Ｉ　　　ＩＮＶ　Ｉ　　　　ＯＵ
Ｔ第５　図 ？ｔｈｏｌｄｌう：　： ヒ帽ｄゴ 第４図 第６図

Claims (1)

1. 【特許請求の範囲】 １、入力が入力端子に接続され、クロック信号により開
   閉制御される第１のクロックド・インバータと、 入力が前記第１のクロックド・インバータの出力に接続
   され、出力が出力端子に接続されたインバータと、 このインバータの出力に接続された遅延回路と、入力が
   前記遅延回路に接続され、出力が前記第１のクロックド
   ・インバータの出力に接続され、前記クロック信号を反
   転させた反転クロック信号により開閉制御される第２の
   クロックド・インバータと を備えたことを特徴とするラッチ回路。 ２、特許請求の範囲第１項記載の回路において、 前記遅延回路が直列に接続された偶数段のインバータか
   らなることを特徴とするラッチ回路。 ３、特許請求の範囲第２項記載の回路において、 前記偶数段のインバータの少なくとも１段のインバータ
   が極めて小さい相互コンダクタンスを有することを特徴
   とするラッチ回路。 ４、入力が入力端子に接続され、クロック信号により開
   閉制御される第１のクロックド・インバータと、 入力が前記第１のクロックド・インバータの出力に接続
   された第１のインバータと、 この第１のインバータの出力に接続された遅延回路と、 入力が前記遅延回路に接続され、出力が前記第１のクロ
   ックド・インバータの出力に接続され、前記クロック信
   号を反転させた反転クロック信号により開閉制御される
   第２のクロックド・インバータと、 入力が前記第１のインバータの出力に接続され、前記反
   転クロック信号により開閉制御される第３のクロックド
   ・インバータと、 入力が前記第３のクロックド・インバータの出力に接続
   され、出力が出力端子に接続された第２のインバータと
   、 入力が前記第２のインバータの出力に接続され、出力が
   前記第３のクロックド・インバータの出力に接続され、
   前記クロック信号により開閉制御される第４のクロック
   ド・インバータと を備えたことを特徴とするラッチ回路。 ５、特許請求の範囲第４項記載の回路において、 前記遅延回路が直列に接続された偶数段のインバータか
   らなることを特徴とするラッチ回路。 ６、特許請求の範囲第５項記載の回路において、 前記偶数段のインバータの少なくとも１段のインバータ
   が極めて小さい相互コンダクタンスを有することを特徴
   とするラッチ回路。