JPS6222267B2 - - Google Patents
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- JPS6222267B2 JPS6222267B2 JP11195081A JP11195081A JPS6222267B2 JP S6222267 B2 JPS6222267 B2 JP S6222267B2 JP 11195081 A JP11195081 A JP 11195081A JP 11195081 A JP11195081 A JP 11195081A JP S6222267 B2 JPS6222267 B2 JP S6222267B2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- layer
- hole
- substrate
- metallization
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- Expired
Links
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- 238000001465 metallisation Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子用基板の製造方法に関し、
特に基板底面にリードピンを植設した構造の半導
体素子用基板の製造方法に関する。
特に基板底面にリードピンを植設した構造の半導
体素子用基板の製造方法に関する。
第１図に示すような、リードピン１６を、リー
ドピン１６をさし込む穴１３があけられた第１層
のセラミツク１２に第２層のセラミツク１１を重
ねた従来のこの種の半導体素子用基板の製造方法
は、第２図に示すように、リードピンを埋込むた
めの穴１３を有する第１層のセラミツク１２の穴
１３の内壁にメタライズ１４を施し、第１層のセ
ラミツク１２に積層されるべき第２層のセラミツ
ク１１の、第１層のセラミツクの穴１３に対応し
た位置にメタライズ１５を施し、第１層のセラミ
ツク１２と第２層のセラミツク１１とを積層して
第３図に示すような構造の未焼成セラミツク基板
を製作していた。ところが、このような方法で積
層を行うと、生セラミツクに含まれるセラミツク
のバインダなどの流出物１７が穴部の端に流出す
ることがあつた。このような流出物１７が発生す
ると、第４図に示すように、生セラミツク基板を
焼成し、メツキ１８を施しても、流出物１７の上
にはメツキが施されない。従つて、第５図に示す
ようにこの穴部に金属ろう材１９にてリードピン
１６を固着する際にもメツキの施されていない流
出物１７の上には金属ろう材１９は流れ込まず、
ろう付部にピンホール２０が発生する。
ドピン１６をさし込む穴１３があけられた第１層
のセラミツク１２に第２層のセラミツク１１を重
ねた従来のこの種の半導体素子用基板の製造方法
は、第２図に示すように、リードピンを埋込むた
めの穴１３を有する第１層のセラミツク１２の穴
１３の内壁にメタライズ１４を施し、第１層のセ
ラミツク１２に積層されるべき第２層のセラミツ
ク１１の、第１層のセラミツクの穴１３に対応し
た位置にメタライズ１５を施し、第１層のセラミ
ツク１２と第２層のセラミツク１１とを積層して
第３図に示すような構造の未焼成セラミツク基板
を製作していた。ところが、このような方法で積
層を行うと、生セラミツクに含まれるセラミツク
のバインダなどの流出物１７が穴部の端に流出す
ることがあつた。このような流出物１７が発生す
ると、第４図に示すように、生セラミツク基板を
焼成し、メツキ１８を施しても、流出物１７の上
にはメツキが施されない。従つて、第５図に示す
ようにこの穴部に金属ろう材１９にてリードピン
１６を固着する際にもメツキの施されていない流
出物１７の上には金属ろう材１９は流れ込まず、
ろう付部にピンホール２０が発生する。
このピンホール２０は、リードの取付強度を弱
くするばかりでなくろう付後のメツキ時にも、ピ
ンホール内にメツキが施されない場合が多いため
腐食の原因にもなつている。本発明の目的は、こ
のようなリードピン取付強度の劣化のない信頼性
の高い半導体素子用基板を製造するための方法を
提供するにある。
くするばかりでなくろう付後のメツキ時にも、ピ
ンホール内にメツキが施されない場合が多いため
腐食の原因にもなつている。本発明の目的は、こ
のようなリードピン取付強度の劣化のない信頼性
の高い半導体素子用基板を製造するための方法を
提供するにある。
つぎに本発明を実施例により説明する。
第６図ａ，ｂは本発明の一実施例の製造工程を
説明するための部分断面図である。まず、第６図
ａに示すように、第１層のセラミツク２の穴３の
内壁にメタライズ４を施し、さらに、第１層のセ
ラミツクの穴３の開口周囲にメタライズを６を施
し、第１層のセラミツクの穴３に対応する第２層
のセラミツク１にメタライズ５を施す。つぎに、
第６図ｂに示すように第１層のセラミツク２と第
２層セラミツク１とを積層する。
説明するための部分断面図である。まず、第６図
ａに示すように、第１層のセラミツク２の穴３の
内壁にメタライズ４を施し、さらに、第１層のセ
ラミツクの穴３の開口周囲にメタライズを６を施
し、第１層のセラミツクの穴３に対応する第２層
のセラミツク１にメタライズ５を施す。つぎに、
第６図ｂに示すように第１層のセラミツク２と第
２層セラミツク１とを積層する。
このような方法によれば、第１層のセラミツク
２の穴部の端（矢印Ａ）は完全にメタライズによ
りカバーされているため第１層のセラミツク層２
と第２層のセラミツク１を積層しても、穴３内に
は生セラミツクのバインダ等の流出物は発生しな
い。
２の穴部の端（矢印Ａ）は完全にメタライズによ
りカバーされているため第１層のセラミツク層２
と第２層のセラミツク１を積層しても、穴３内に
は生セラミツクのバインダ等の流出物は発生しな
い。
なお、第２層のセラミツクのメタライズ５は少
なくとも穴部の寸法より大きいことが必要であ
る。メタライズ５が穴部の寸法より小さい場合に
は、穴部内にメタライズの施されない部分が発生
することになる。従つてこの部分はメツキも施さ
れないのでろう付時にピンホールが発生する原因
となる。
なくとも穴部の寸法より大きいことが必要であ
る。メタライズ５が穴部の寸法より小さい場合に
は、穴部内にメタライズの施されない部分が発生
することになる。従つてこの部分はメツキも施さ
れないのでろう付時にピンホールが発生する原因
となる。
上述のようにメタライズを施し、積層した後、
この生セラミツク積層基板を焼成し、メツキを施
し、ろう付を行えば、ろう付部にはピンホールは
発生せず、リード取付強度が強く、ヨード取付部
が腐食することのない半導体素子用基板を製造す
ることができる。
この生セラミツク積層基板を焼成し、メツキを施
し、ろう付を行えば、ろう付部にはピンホールは
発生せず、リード取付強度が強く、ヨード取付部
が腐食することのない半導体素子用基板を製造す
ることができる。
第１図は従来の半導体素子用基板の断面図、第
２図〜第５図は第１図に示す従来の半導体素子用
基板の製造方法を説明するための断面図、第６図
ａ，ｂは本発面による半導体素子用基板の製造方
法を説明するための部分断面図である。 １，１１……第２層のセラミツク、２，１２…
…第１層のセラミツク、３，１３……穴、４，１
４……穴内壁のメタライズ、５，１５……第２層
のセラミツクのメタライズ、６……穴開口周囲の
メタライズ、１６……リードピン、１７……流出
物、１８……メツキ層、１９……金属ろう材、２
０……ピンホール。
２図〜第５図は第１図に示す従来の半導体素子用
基板の製造方法を説明するための断面図、第６図
ａ，ｂは本発面による半導体素子用基板の製造方
法を説明するための部分断面図である。 １，１１……第２層のセラミツク、２，１２…
…第１層のセラミツク、３，１３……穴、４，１
４……穴内壁のメタライズ、５，１５……第２層
のセラミツクのメタライズ、６……穴開口周囲の
メタライズ、１６……リードピン、１７……流出
物、１８……メツキ層、１９……金属ろう材、２
０……ピンホール。
Claims (1)
- １ 基板本体の底面に複数のリードピンが植設さ
れた半導体素子用基板の製造方法において、前記
リードピンがさし込まれる複数の穴を有する生セ
ラミツクの第１層のセラミツクの前記穴の内壁と
穴開口周囲にメタライズを施す工程と、前記第１
層のセラミツクに重ねられる生セラミツクの第２
層のセラミツクの前記第１層のセラミツクの穴に
対応する位置に前記穴より大きい寸法のメタライ
ズを施す工程と、前記第１層のセラミツクと第２
層のセラミツクとを積層する工程とを含むことを
特徴とする半導体素子用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195081A JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195081A JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814556A JPS5814556A (ja) | 1983-01-27 |
| JPS6222267B2 true JPS6222267B2 (ja) | 1987-05-16 |
Family
ID=14574208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195081A Granted JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814556A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178553U (ja) * | 1986-04-30 | 1987-11-12 |
-
1981
- 1981-07-17 JP JP11195081A patent/JPS5814556A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814556A (ja) | 1983-01-27 |
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