JPS6222267B2 - - Google Patents
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- JPS6222267B2 JPS6222267B2 JP11195081A JP11195081A JPS6222267B2 JP S6222267 B2 JPS6222267 B2 JP S6222267B2 JP 11195081 A JP11195081 A JP 11195081A JP 11195081 A JP11195081 A JP 11195081A JP S6222267 B2 JPS6222267 B2 JP S6222267B2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- layer
- hole
- substrate
- metallization
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- Expired
Links
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- 238000001465 metallisation Methods 0.000 claims description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子用基板の製造方法に関し、
特に基板底面にリードピンを植設した構造の半導
体素子用基板の製造方法に関する。
特に基板底面にリードピンを植設した構造の半導
体素子用基板の製造方法に関する。
第1図に示すような、リードピン16を、リー
ドピン16をさし込む穴13があけられた第1層
のセラミツク12に第2層のセラミツク11を重
ねた従来のこの種の半導体素子用基板の製造方法
は、第2図に示すように、リードピンを埋込むた
めの穴13を有する第1層のセラミツク12の穴
13の内壁にメタライズ14を施し、第1層のセ
ラミツク12に積層されるべき第2層のセラミツ
ク11の、第1層のセラミツクの穴13に対応し
た位置にメタライズ15を施し、第1層のセラミ
ツク12と第2層のセラミツク11とを積層して
第3図に示すような構造の未焼成セラミツク基板
を製作していた。ところが、このような方法で積
層を行うと、生セラミツクに含まれるセラミツク
のバインダなどの流出物17が穴部の端に流出す
ることがあつた。このような流出物17が発生す
ると、第4図に示すように、生セラミツク基板を
焼成し、メツキ18を施しても、流出物17の上
にはメツキが施されない。従つて、第5図に示す
ようにこの穴部に金属ろう材19にてリードピン
16を固着する際にもメツキの施されていない流
出物17の上には金属ろう材19は流れ込まず、
ろう付部にピンホール20が発生する。
ドピン16をさし込む穴13があけられた第1層
のセラミツク12に第2層のセラミツク11を重
ねた従来のこの種の半導体素子用基板の製造方法
は、第2図に示すように、リードピンを埋込むた
めの穴13を有する第1層のセラミツク12の穴
13の内壁にメタライズ14を施し、第1層のセ
ラミツク12に積層されるべき第2層のセラミツ
ク11の、第1層のセラミツクの穴13に対応し
た位置にメタライズ15を施し、第1層のセラミ
ツク12と第2層のセラミツク11とを積層して
第3図に示すような構造の未焼成セラミツク基板
を製作していた。ところが、このような方法で積
層を行うと、生セラミツクに含まれるセラミツク
のバインダなどの流出物17が穴部の端に流出す
ることがあつた。このような流出物17が発生す
ると、第4図に示すように、生セラミツク基板を
焼成し、メツキ18を施しても、流出物17の上
にはメツキが施されない。従つて、第5図に示す
ようにこの穴部に金属ろう材19にてリードピン
16を固着する際にもメツキの施されていない流
出物17の上には金属ろう材19は流れ込まず、
ろう付部にピンホール20が発生する。
このピンホール20は、リードの取付強度を弱
くするばかりでなくろう付後のメツキ時にも、ピ
ンホール内にメツキが施されない場合が多いため
腐食の原因にもなつている。本発明の目的は、こ
のようなリードピン取付強度の劣化のない信頼性
の高い半導体素子用基板を製造するための方法を
提供するにある。
くするばかりでなくろう付後のメツキ時にも、ピ
ンホール内にメツキが施されない場合が多いため
腐食の原因にもなつている。本発明の目的は、こ
のようなリードピン取付強度の劣化のない信頼性
の高い半導体素子用基板を製造するための方法を
提供するにある。
つぎに本発明を実施例により説明する。
第6図a,bは本発明の一実施例の製造工程を
説明するための部分断面図である。まず、第6図
aに示すように、第1層のセラミツク2の穴3の
内壁にメタライズ4を施し、さらに、第1層のセ
ラミツクの穴3の開口周囲にメタライズを6を施
し、第1層のセラミツクの穴3に対応する第2層
のセラミツク1にメタライズ5を施す。つぎに、
第6図bに示すように第1層のセラミツク2と第
2層セラミツク1とを積層する。
説明するための部分断面図である。まず、第6図
aに示すように、第1層のセラミツク2の穴3の
内壁にメタライズ4を施し、さらに、第1層のセ
ラミツクの穴3の開口周囲にメタライズを6を施
し、第1層のセラミツクの穴3に対応する第2層
のセラミツク1にメタライズ5を施す。つぎに、
第6図bに示すように第1層のセラミツク2と第
2層セラミツク1とを積層する。
このような方法によれば、第1層のセラミツク
2の穴部の端(矢印A)は完全にメタライズによ
りカバーされているため第1層のセラミツク層2
と第2層のセラミツク1を積層しても、穴3内に
は生セラミツクのバインダ等の流出物は発生しな
い。
2の穴部の端(矢印A)は完全にメタライズによ
りカバーされているため第1層のセラミツク層2
と第2層のセラミツク1を積層しても、穴3内に
は生セラミツクのバインダ等の流出物は発生しな
い。
なお、第2層のセラミツクのメタライズ5は少
なくとも穴部の寸法より大きいことが必要であ
る。メタライズ5が穴部の寸法より小さい場合に
は、穴部内にメタライズの施されない部分が発生
することになる。従つてこの部分はメツキも施さ
れないのでろう付時にピンホールが発生する原因
となる。
なくとも穴部の寸法より大きいことが必要であ
る。メタライズ5が穴部の寸法より小さい場合に
は、穴部内にメタライズの施されない部分が発生
することになる。従つてこの部分はメツキも施さ
れないのでろう付時にピンホールが発生する原因
となる。
上述のようにメタライズを施し、積層した後、
この生セラミツク積層基板を焼成し、メツキを施
し、ろう付を行えば、ろう付部にはピンホールは
発生せず、リード取付強度が強く、ヨード取付部
が腐食することのない半導体素子用基板を製造す
ることができる。
この生セラミツク積層基板を焼成し、メツキを施
し、ろう付を行えば、ろう付部にはピンホールは
発生せず、リード取付強度が強く、ヨード取付部
が腐食することのない半導体素子用基板を製造す
ることができる。
第1図は従来の半導体素子用基板の断面図、第
2図〜第5図は第1図に示す従来の半導体素子用
基板の製造方法を説明するための断面図、第6図
a,bは本発面による半導体素子用基板の製造方
法を説明するための部分断面図である。 1,11……第2層のセラミツク、2,12…
…第1層のセラミツク、3,13……穴、4,1
4……穴内壁のメタライズ、5,15……第2層
のセラミツクのメタライズ、6……穴開口周囲の
メタライズ、16……リードピン、17……流出
物、18……メツキ層、19……金属ろう材、2
0……ピンホール。
2図〜第5図は第1図に示す従来の半導体素子用
基板の製造方法を説明するための断面図、第6図
a,bは本発面による半導体素子用基板の製造方
法を説明するための部分断面図である。 1,11……第2層のセラミツク、2,12…
…第1層のセラミツク、3,13……穴、4,1
4……穴内壁のメタライズ、5,15……第2層
のセラミツクのメタライズ、6……穴開口周囲の
メタライズ、16……リードピン、17……流出
物、18……メツキ層、19……金属ろう材、2
0……ピンホール。
Claims (1)
- 1 基板本体の底面に複数のリードピンが植設さ
れた半導体素子用基板の製造方法において、前記
リードピンがさし込まれる複数の穴を有する生セ
ラミツクの第1層のセラミツクの前記穴の内壁と
穴開口周囲にメタライズを施す工程と、前記第1
層のセラミツクに重ねられる生セラミツクの第2
層のセラミツクの前記第1層のセラミツクの穴に
対応する位置に前記穴より大きい寸法のメタライ
ズを施す工程と、前記第1層のセラミツクと第2
層のセラミツクとを積層する工程とを含むことを
特徴とする半導体素子用基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11195081A JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11195081A JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5814556A JPS5814556A (ja) | 1983-01-27 |
JPS6222267B2 true JPS6222267B2 (ja) | 1987-05-16 |
Family
ID=14574208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11195081A Granted JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5814556A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62178553U (ja) * | 1986-04-30 | 1987-11-12 |
-
1981
- 1981-07-17 JP JP11195081A patent/JPS5814556A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5814556A (ja) | 1983-01-27 |
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