JPS5814556A - 半導体素子用基板の製造方法 - Google Patents
半導体素子用基板の製造方法Info
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- JPS5814556A JPS5814556A JP11195081A JP11195081A JPS5814556A JP S5814556 A JPS5814556 A JP S5814556A JP 11195081 A JP11195081 A JP 11195081A JP 11195081 A JP11195081 A JP 11195081A JP S5814556 A JPS5814556 A JP S5814556A
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- ceramic
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体素子用基板の製造方法に関し、特に基板
底面にリードビンを植設した構造の半導体素子用基板の
製造方法に関する。
底面にリードビンを植設した構造の半導体素子用基板の
製造方法に関する。
第１図に示すような、リードビン１６を、リードビン１
６をさし込む穴１３があけられた第１層のセ）ミック１
２に第２層のセラミ、り１１を重ねた従来のこの種の半
導体素子用基板の製造方法は、第２図に示すように、リ
ードビンを埋込むための穴１３を有する第１層のセラミ
ック１２の穴１３の内壁にメタライズ１４を施し、第１
層のセラ２ツク１２に積層されるべき第２層のセラミッ
ク１１の、第１層のセラミックの穴１３に対応した位置
にメタライズ１５を施し、第１層のセラミ、り１２と第
２層のセラミック１重とを積層して第３図に示すような
構造の未焼成セラミ、り基板を製作していた。ところが
、このような方法で積層を行うと、生セラミツクに含ま
れるセラミ、りのバインダなどの流出物１７が穴部の端
に流出することがあった。このような流出物１７が発生
すると、第４図に示すように、生セラミツク基板を焼成
し、メッキ１８を施しても、流出物１７の上にはメッキ
が施されない。従って、第５図に示すよ５にこの穴部に
金属ろ５材１９にてリードピン１６を固着する際にもメ
ッキの施されていない流出物１７の上には金属ろう材１
９は流れ込まず、ろう付部にピンホール２０が発生する
。
６をさし込む穴１３があけられた第１層のセ）ミック１
２に第２層のセラミ、り１１を重ねた従来のこの種の半
導体素子用基板の製造方法は、第２図に示すように、リ
ードビンを埋込むための穴１３を有する第１層のセラミ
ック１２の穴１３の内壁にメタライズ１４を施し、第１
層のセラ２ツク１２に積層されるべき第２層のセラミッ
ク１１の、第１層のセラミックの穴１３に対応した位置
にメタライズ１５を施し、第１層のセラミ、り１２と第
２層のセラミック１重とを積層して第３図に示すような
構造の未焼成セラミ、り基板を製作していた。ところが
、このような方法で積層を行うと、生セラミツクに含ま
れるセラミ、りのバインダなどの流出物１７が穴部の端
に流出することがあった。このような流出物１７が発生
すると、第４図に示すように、生セラミツク基板を焼成
し、メッキ１８を施しても、流出物１７の上にはメッキ
が施されない。従って、第５図に示すよ５にこの穴部に
金属ろ５材１９にてリードピン１６を固着する際にもメ
ッキの施されていない流出物１７の上には金属ろう材１
９は流れ込まず、ろう付部にピンホール２０が発生する
。
このピンホール２０は、リードの取付強度を弱くするば
かりでなくろう付部のメッキ時にも、ピンホール内にメ
ッキが施されない場合が多いため腐食の原因にもなって
いる。本発明の目的は、このよ５なリードピン取付強度
の劣化のない信頼性の高い半導体素子用基板を製造する
ための方法を提供する央めにある。
かりでなくろう付部のメッキ時にも、ピンホール内にメ
ッキが施されない場合が多いため腐食の原因にもなって
いる。本発明の目的は、このよ５なリードピン取付強度
の劣化のない信頼性の高い半導体素子用基板を製造する
ための方法を提供する央めにある。
つぎに本発明を実施例により説明する二鎖６図（ａ）
、 （ｂ）は本発明の一実施例の製造工程を説明するた
めの部分断面図である。まず、第６図（ａ）に示すよう
に、第１層のセラミック２の穴３の内壁にメタライズ４
を施し、さらに、第１層のセラミックの穴３の開口周囲
にメタライズを６を施し、第１層のセラミ、りの穴３に
対応する第２層のセラミック１にメタ２イズ５を施す。
、 （ｂ）は本発明の一実施例の製造工程を説明するた
めの部分断面図である。まず、第６図（ａ）に示すよう
に、第１層のセラミック２の穴３の内壁にメタライズ４
を施し、さらに、第１層のセラミックの穴３の開口周囲
にメタライズを６を施し、第１層のセラミ、りの穴３に
対応する第２層のセラミック１にメタ２イズ５を施す。
つぎに、第６図ゐ）に示すように第１層のセラミック２
と第２層のセラミック１とを積層する。
と第２層のセラミック１とを積層する。
このような方法によれば、第１層のセラミ、り２の穴部
の端（矢印人）は完全にメタライズによりカバーされて
いるため第１層のセラミック層２と第２層のセラミック
１を積層しても、穴３内には化セラミ、りのバインダ等
の流出物は発生しなＬ″１゜ なお、第２層のセラミックのメタライズ５は少なくとも
穴部の寸法より大きいことが必要である。
の端（矢印人）は完全にメタライズによりカバーされて
いるため第１層のセラミック層２と第２層のセラミック
１を積層しても、穴３内には化セラミ、りのバインダ等
の流出物は発生しなＬ″１゜ なお、第２層のセラミックのメタライズ５は少なくとも
穴部の寸法より大きいことが必要である。
メタライズ５が穴部の寸法より小さい場合には、穴部内
にメタライズの施されない部分が発生することになる。
にメタライズの施されない部分が発生することになる。
従ってこの部分にはメッキも施されないのでろう何時に
ピンホールが発生する原因となる。
ピンホールが発生する原因となる。
上述のようにメタライズを施し、積層した後、この化セ
ラミ、り積層基板を焼成し、メッキを施し、ろう付を行
えば、ろう付部にはピンホールは発生せず、リード取付
強度が強く、リード取付部が腐食することのない半導体
素子用基板を製造することかできる。
ラミ、り積層基板を焼成し、メッキを施し、ろう付を行
えば、ろう付部にはピンホールは発生せず、リード取付
強度が強く、リード取付部が腐食することのない半導体
素子用基板を製造することかできる。
第１図は従来の半導体素子用基板の断面図、第２図〜第
５図は第１図に示す従来の半導体素子用基板の製造方法
を説明するための断面図、第６図（ａ） 、 （ｂ）は
零発面による半導体素子用基板の製造方法と説明するた
めの部分断面図である。 １．１１−・・・・・第２層のセラミック、・２，１２
・・・・・・第１層のセラミック、３ 、１３−−−−
−・穴、４，１４・・・・・・穴内壁のメタライズ、５
、１５−−−−−・第２層のセラミ、りのメタライズ
、６・・・・−穴開口周囲のメタライズ、１６・・・・
・・リードピン、１フ・・・・・・流出物、１８・・・
・・・メッキ層、１９・・・・・・金属ろう材、２０・
・・・・・ピンホール。 一＼ 舅 ｌ 図 Ｚ Ｚ 図 箭 ５′図 ８４ 図
５図は第１図に示す従来の半導体素子用基板の製造方法
を説明するための断面図、第６図（ａ） 、 （ｂ）は
零発面による半導体素子用基板の製造方法と説明するた
めの部分断面図である。 １．１１−・・・・・第２層のセラミック、・２，１２
・・・・・・第１層のセラミック、３ 、１３−−−−
−・穴、４，１４・・・・・・穴内壁のメタライズ、５
、１５−−−−−・第２層のセラミ、りのメタライズ
、６・・・・−穴開口周囲のメタライズ、１６・・・・
・・リードピン、１フ・・・・・・流出物、１８・・・
・・・メッキ層、１９・・・・・・金属ろう材、２０・
・・・・・ピンホール。 一＼ 舅 ｌ 図 Ｚ Ｚ 図 箭 ５′図 ８４ 図
Claims (1)
- 基板本体の底面に複数のリードビンが植設され一ドピン
がさし込まれる複数の穴を有する化セラミ、りの第１層
“のセラミックの前記穴の内壁と穴開口周囲にメタライ
・ズを施す工程と、剪記第１層のセラミックに重ねられ
る生、セラミックの第２層のセラミックの前記第１層の
セ襲ミックの穴に対応する位置に前記穴より大門い寸法
のメタライズを施す工程と、前記第１層のセラミックと
第２層のセラミックとを積層する工程とを含むことを特
徴とする半導体素子用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195081A JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195081A JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814556A true JPS5814556A (ja) | 1983-01-27 |
| JPS6222267B2 JPS6222267B2 (ja) | 1987-05-16 |
Family
ID=14574208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195081A Granted JPS5814556A (ja) | 1981-07-17 | 1981-07-17 | 半導体素子用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178553U (ja) * | 1986-04-30 | 1987-11-12 |
-
1981
- 1981-07-17 JP JP11195081A patent/JPS5814556A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178553U (ja) * | 1986-04-30 | 1987-11-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6222267B2 (ja) | 1987-05-16 |
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