JPS636143B2 - - Google Patents
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- Publication number
- JPS636143B2 JPS636143B2 JP56191139A JP19113981A JPS636143B2 JP S636143 B2 JPS636143 B2 JP S636143B2 JP 56191139 A JP56191139 A JP 56191139A JP 19113981 A JP19113981 A JP 19113981A JP S636143 B2 JPS636143 B2 JP S636143B2
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- Japan
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- ceramic
- metallized
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- 239000000919 ceramic Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005219 brazing Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
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- 239000002184 metal Substances 0.000 description 7
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- 238000004519 manufacturing process Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は複合電子回路を構成するための多層
セラミツク基板で、特に多層のプラグイン形の入
出力端子を備えるセラミツク多層基板の端子をロ
ー付するセラミツク上のメタライズパツドの構造
の改良に関するものである。
セラミツク基板で、特に多層のプラグイン形の入
出力端子を備えるセラミツク多層基板の端子をロ
ー付するセラミツク上のメタライズパツドの構造
の改良に関するものである。
最近の電子回路は増々高密度化される方向にあ
り、複数のIC、又はLSIを同一セラミツク基板上
に塔載し、セラミツク基板内で配線を複層化した
モジユール基板が製作されている。
り、複数のIC、又はLSIを同一セラミツク基板上
に塔載し、セラミツク基板内で配線を複層化した
モジユール基板が製作されている。
このようなモジユール化セラミツク多層基板で
は外部接続用端子は数百にも達する端子数にな
り、第１図に示すごとく、基板表面に設けられた
セラミツク上のメタライズパツドに金属端子をロ
ー付接続したプラグイン形の端子構造が採用され
ている。
は外部接続用端子は数百にも達する端子数にな
り、第１図に示すごとく、基板表面に設けられた
セラミツク上のメタライズパツドに金属端子をロ
ー付接続したプラグイン形の端子構造が採用され
ている。
ところで、このような高密度配線モジユールに
利用されるセラミツク多層基板を製造する最も有
力な方法はセラミツクグリーンシートと呼ばれる
未焼成の薄いテープを製作し、このシートに上下
層導通用の貫通孔を多数設けた後、配線印刷し、
積層、焼成するグリーンシートの積層法と呼ばれ
る製作法であり、普通、入出力端子はセラミツク
裏面のメタライズパツドにロー付されている。
利用されるセラミツク多層基板を製造する最も有
力な方法はセラミツクグリーンシートと呼ばれる
未焼成の薄いテープを製作し、このシートに上下
層導通用の貫通孔を多数設けた後、配線印刷し、
積層、焼成するグリーンシートの積層法と呼ばれ
る製作法であり、普通、入出力端子はセラミツク
裏面のメタライズパツドにロー付されている。
従来、このような方法で製作されたプラグイン
形端子のセラミツク多層基板は第１図に示すごと
く、内部配線層を印刷し、積層した後、セラミツ
ク基板１の焼成と同時にメタライズされた基板裏
面のメタライズパツド２に金属端子３を金属ロー
材４でロー付し、基板を完成していたが、基板裏
面のメタライズパツドは積層工程において、セラ
ミツク内に若干埋込まれた状態になつているとは
いえ、第１図に示されるごとく、最下層表面にメ
タライズされているため、完成基板のアツセンブ
リ等のときに加わる応力により、メタライズパツ
ドとセラミツク間で剥離欠落しやすい欠点を持つ
ていた。
形端子のセラミツク多層基板は第１図に示すごと
く、内部配線層を印刷し、積層した後、セラミツ
ク基板１の焼成と同時にメタライズされた基板裏
面のメタライズパツド２に金属端子３を金属ロー
材４でロー付し、基板を完成していたが、基板裏
面のメタライズパツドは積層工程において、セラ
ミツク内に若干埋込まれた状態になつているとは
いえ、第１図に示されるごとく、最下層表面にメ
タライズされているため、完成基板のアツセンブ
リ等のときに加わる応力により、メタライズパツ
ドとセラミツク間で剥離欠落しやすい欠点を持つ
ていた。
このような欠点の改善のために、同時焼成され
るメタライズ金属の材料及びセラミツクとメタラ
イズ金属の熱膨張のマツチング方法等の研究が行
われているが材料研究からの改善はメタライズ強
度のバラツキ等の問題から、一つの基板で数百本
も存在する端子のすべてに十分な強度を持たせる
ことは難かしく、基板製作歩留の低下及び完成基
板のアツセンブリ時のトラブルの原因となつてい
た。
るメタライズ金属の材料及びセラミツクとメタラ
イズ金属の熱膨張のマツチング方法等の研究が行
われているが材料研究からの改善はメタライズ強
度のバラツキ等の問題から、一つの基板で数百本
も存在する端子のすべてに十分な強度を持たせる
ことは難かしく、基板製作歩留の低下及び完成基
板のアツセンブリ時のトラブルの原因となつてい
た。
本発明は上記のようなセラミツク多層基板構造
における入出力端子の欠点を改善し、メタライズ
パツト部の剥離強度が高く、端子の欠落を起しに
くいメタライズパツド構造を提案し、信頼性の高
いセラミツク多層基板を提供せんとするものであ
る。
における入出力端子の欠点を改善し、メタライズ
パツト部の剥離強度が高く、端子の欠落を起しに
くいメタライズパツド構造を提案し、信頼性の高
いセラミツク多層基板を提供せんとするものであ
る。
以下、本発明の詳細を第２図以下の図面に基づ
いて説明する。
いて説明する。
第２図は本発明に基づく端子ロー付部のメタラ
イズパツド２の構造であつて、セラミツク基板１
の積層工程で、メタライズパツド２と同一パター
ンでパツド径よりも小さな径の貫通孔を持つセラ
ミツクグリーンシートを最下層に重ねて積層し、
メタライズパツド２がセラミツク焼成後にパツド
周辺のみセラミツク内に完全に埋没した構造を持
たせ、プラグイン端子３を凹面となつたメタライ
ズパツド２に金属ロー材４でロー付する。
イズパツド２の構造であつて、セラミツク基板１
の積層工程で、メタライズパツド２と同一パター
ンでパツド径よりも小さな径の貫通孔を持つセラ
ミツクグリーンシートを最下層に重ねて積層し、
メタライズパツド２がセラミツク焼成後にパツド
周辺のみセラミツク内に完全に埋没した構造を持
たせ、プラグイン端子３を凹面となつたメタライ
ズパツド２に金属ロー材４でロー付する。
発明者らの検討によれば、第１図のごとき、従
来の構造によるメタライズパツドは端子に加わつ
た応力により、セラミツクから剥離する際には必
ずメタライズパツドのセラミツクとの境界から剥
離し、メタライズ金属が端子ヘツドに付着した状
態で脱落した。この事実は、パツド周辺部がセラ
ミツク内に埋没されたパツド構造を持たせるなら
ば、剥離強度は改善されることを示しており、発
明者らは第２図のごとき本発明の構造を採用する
ことにより、端子脱落を起し難く、メタライズ密
着強度の高いプラグイン形端子のセラミツク基板
を完成した。
来の構造によるメタライズパツドは端子に加わつ
た応力により、セラミツクから剥離する際には必
ずメタライズパツドのセラミツクとの境界から剥
離し、メタライズ金属が端子ヘツドに付着した状
態で脱落した。この事実は、パツド周辺部がセラ
ミツク内に埋没されたパツド構造を持たせるなら
ば、剥離強度は改善されることを示しており、発
明者らは第２図のごとき本発明の構造を採用する
ことにより、端子脱落を起し難く、メタライズ密
着強度の高いプラグイン形端子のセラミツク基板
を完成した。
又、本発明の構造を持たせることによる、さら
にもう一つの利点は第３図に示すような端子のロ
ー付工程で、従来形の端子構造であればセラミツ
ク基板のメタライズ面がセラミツク面よりも若干
高いか、同一であるため、ロー付組立時の振動等
により、ロー材がロー付されるべき所定の位置か
ら移動し、ロー付不良を起しやすかつた。本発明
のメタライズパツド構造を持たせることにより、
ロー付の受治具６上のセラミツク基板１のメタラ
イズパツド面２が凹面となつているためにロー材
４が、この凹面内で固定され、端子３のみを固定
する治具５の構造が簡単になると同時に、通常、
セラミツク多層基板に存在する若干の曲がり及び
うねりによるロー材の移動を防ぐことができる。
にもう一つの利点は第３図に示すような端子のロ
ー付工程で、従来形の端子構造であればセラミツ
ク基板のメタライズ面がセラミツク面よりも若干
高いか、同一であるため、ロー付組立時の振動等
により、ロー材がロー付されるべき所定の位置か
ら移動し、ロー付不良を起しやすかつた。本発明
のメタライズパツド構造を持たせることにより、
ロー付の受治具６上のセラミツク基板１のメタラ
イズパツド面２が凹面となつているためにロー材
４が、この凹面内で固定され、端子３のみを固定
する治具５の構造が簡単になると同時に、通常、
セラミツク多層基板に存在する若干の曲がり及び
うねりによるロー材の移動を防ぐことができる。
以上、本発明のメタライズパツド構造を採用す
ることにより、セラミツク多層基板端子部の剥離
強度が改善されると同時に、基板製造における歩
留を大巾に改善することが可能となつた。
ることにより、セラミツク多層基板端子部の剥離
強度が改善されると同時に、基板製造における歩
留を大巾に改善することが可能となつた。
第１図は従来のプラグイン形セラミツク多層基
板の端子部の構造を示す概略的な断面図、第２図
は本発明によるプラグイン形セラミツク多層基板
のメタライズパツド部の構造を示す断面図、第３
図は本発明によるプラグイン形セラミツク多層基
板の端子ロー付工程時の断面図である。 図において、１は内部配線を持つセラミツク基
板、２はメタライズパツド、３はプラグイン端
子、４はロー材、５は端子の固定治具、６はロー
付の受治具である。なお、図中同一符号は各々同
一又は相当部分を示す。
板の端子部の構造を示す概略的な断面図、第２図
は本発明によるプラグイン形セラミツク多層基板
のメタライズパツド部の構造を示す断面図、第３
図は本発明によるプラグイン形セラミツク多層基
板の端子ロー付工程時の断面図である。 図において、１は内部配線を持つセラミツク基
板、２はメタライズパツド、３はプラグイン端
子、４はロー材、５は端子の固定治具、６はロー
付の受治具である。なお、図中同一符号は各々同
一又は相当部分を示す。
Claims (1)
- １ プラグイン形の入出力端子を持つセラミツク
多層基板において、メタライズパツド部分周辺が
セラミツク内に埋没し、且つメタライズパツド部
分の表面がセラミツク面に対し凹面を形成するよ
うにしたことを特徴とするセラミツク多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19113981A JPS5892242A (ja) | 1981-11-27 | 1981-11-27 | セラミツク多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19113981A JPS5892242A (ja) | 1981-11-27 | 1981-11-27 | セラミツク多層基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892242A JPS5892242A (ja) | 1983-06-01 |
| JPS636143B2 true JPS636143B2 (ja) | 1988-02-08 |
Family
ID=16269530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19113981A Granted JPS5892242A (ja) | 1981-11-27 | 1981-11-27 | セラミツク多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892242A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672739A (en) * | 1985-04-11 | 1987-06-16 | International Business Machines Corporation | Method for use in brazing an interconnect pin to a metallization pattern situated on a brittle dielectric substrate |
| JPH07123155B2 (ja) * | 1985-09-14 | 1995-12-25 | 株式会社住友金属セラミックス | 半導体装置用容器及びその製造方法 |
| JPH0760936B2 (ja) * | 1986-03-12 | 1995-06-28 | 富士通株式会社 | グリ−ンシ−ト多層セラミツク基板の製造方法 |
| JPH0388354A (ja) * | 1989-08-31 | 1991-04-12 | Ibiden Co Ltd | 半導体パッケージ |
| JP2743156B2 (ja) * | 1995-08-09 | 1998-04-22 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
| JP2743157B2 (ja) * | 1995-08-09 | 1998-04-22 | 株式会社日立製作所 | 樹脂封止型半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433422U (ja) * | 1977-08-10 | 1979-03-05 | ||
| JPS5473529A (en) * | 1977-11-24 | 1979-06-12 | Fujitsu Ltd | Bonding pad forming method for bubble memory chip |
| JPS5547779B2 (ja) * | 1975-11-28 | 1980-12-02 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523190Y2 (ja) * | 1975-09-23 | 1980-06-02 | ||
| JPS598362Y2 (ja) * | 1978-09-25 | 1984-03-15 | 日本碍子株式会社 | セラミツクスパツケ−ジ |
| JPS5778651U (ja) * | 1980-10-30 | 1982-05-15 |
-
1981
- 1981-11-27 JP JP19113981A patent/JPS5892242A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547779B2 (ja) * | 1975-11-28 | 1980-12-02 | ||
| JPS5433422U (ja) * | 1977-08-10 | 1979-03-05 | ||
| JPS5473529A (en) * | 1977-11-24 | 1979-06-12 | Fujitsu Ltd | Bonding pad forming method for bubble memory chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892242A (ja) | 1983-06-01 |
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