JPS62217638A - 半導体装置の製造方法および製造装置 - Google Patents

半導体装置の製造方法および製造装置

Info

Publication number
JPS62217638A
JPS62217638A JP61059222A JP5922286A JPS62217638A JP S62217638 A JPS62217638 A JP S62217638A JP 61059222 A JP61059222 A JP 61059222A JP 5922286 A JP5922286 A JP 5922286A JP S62217638 A JPS62217638 A JP S62217638A
Authority
JP
Japan
Prior art keywords
sealing
container
semiconductor device
cap
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61059222A
Other languages
English (en)
Inventor
Akiya Izumi
泉 章也
Masahiko Kadowaki
正彦 門脇
Toshio Nakano
中野 寿夫
Hideaki Abe
英明 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Device Engineering Co Ltd, Hitachi Ltd, Hitachi Consumer Electronics Co Ltd filed Critical Hitachi Device Engineering Co Ltd
Priority to JP61059222A priority Critical patent/JPS62217638A/ja
Publication of JPS62217638A publication Critical patent/JPS62217638A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば固体撮像素子のような半導体素子を容
器の凹部に収納し、開口部にキャップを封着して気密構
造とする半導体装置の製造方法およびその実施に用いる
製造装置に関する。
〔従来の技術〕
固体撮像素子のパッケージングは例えば特開昭58−1
40155号公報で知られている。
従来この種の封着は、第4図に示すように予め半導体素
子1を収納し之容器2とキャップ3の封着面に低融点合
金4をプリフォームしておき、両者を合わせ、クリップ
5にエフ荷″iを加えt状態でN2雰囲気等の封止炉内
で加熱し、上記合金4を溶菌させて行なっていt0低融
点合金4は、例えばAu/Snろう材(ia点283℃
)や、各a組成のP b/S nろう材(融点183〜
350℃)であるが、低融点・低コストの観点から最も
実用性の高いのは40%Pb/60%Snろう材(融点
183℃:以下Pb−60XSn半田と称す)である。
この合金3のプリフォーム厚さz、t2はそれぞれ0.
15〜0.20mである。クリップにより荷it加える
のは、合金3の表面に形成される酸化膜を破断する友め
で、その荷重U100〜100OP/d程度である。
まt、封止部は通常ベルト炉で、封止温度は200〜2
30℃、時間は5〜10分間である。
〔発明が解決しようとする問題点〕
上述した従来の方法は、簡便で量産性が高い方法ではあ
るが、次のような欠点を有している。すなわら、第4図
において、封止部の高さは、合金3の6a前は約0.3
5〜0.40+a+(t 1 +t2 )であるが、溶
融後は、図示の例でめればキャップ3の降下(容器2を
上にした場合には容器2の降下’)VCCエフ、1〜0
.15mmとなる。このため、キャピテイ、すなわち内
部空間の容積が城少し、圧力が上昇して第5図に示すよ
うに合金4が外部に押出される。
この結果、実質的な封止幅が減少し、信頼性が低下する
。例えば、−55℃〜150℃の温度サイクル試験で1
00サイクルでリークが生じ之。また、外部に押出され
之半田が半田球を形成し、外観不良となる。このような
キャビティ内圧の上昇に対する寄与度は、実験によると
キャップ3の降下が11.1%%温度上昇(つまり合金
4の融点183℃から例えば200℃の封止温度までの
)が3.7%、この両者の相乗効果が15.2%で、キ
ャップの降下、つまり封着部の高さHの減少が圧倒的に
大きな部分を占める。
この発明は、キャビティ内圧の上昇を防ぎ、高信頼性で
外観不良の発生もない半導体装置の製造方法おLびその
几めの装置を提供することを目的とする。
〔問題点を解決する次めの手段〕
上記問題点は、第1に封着時、低融点合金を溶融させた
状態で所定の振動を与える方法にエリ解決される。
ま几、このような方法は、複数のヒートブロックと、こ
のヒートブロックの配列の一部に配置され、半導体装置
に所定の振動を与える加振部とを備えた装置により実施
できる。
〔作用〕
振動を与えることにエリ、特に荷重を加えなくても、低
融点合金表面の酸化膜が破断・排除される。
〔実施例〕
以下、図面を参照してこの発明の一実施例について説明
する。
(実施例1) IEI図において、10は前述し友と同様の半導体装置
であり、12は半導体素子11を凹部121に収納配置
したセラミック成形体の容器、13は同じ(セラミック
成形体の枠131お工びガラス面板132からなるキャ
ップである。図上省略し友が、セラミック枠131の封
止面にはメタライズ膜を形成しておく。容器12の封止
面も同様である。もちろん、キャップ13が金属性であ
る場合には、メタライズ膜は不要である。
このような容器12お工びキャップ13の封止面に、そ
れぞれPb−63XSn半田枠を載置し、ロジン系フラ
ックスを用い、オープン中で230℃、4分間の加熱を
行なってり70−し、厚さt=0.15mにプリフォー
ムする。その後、トリクレンを用い之超音波洗浄を行な
つ几後オープン中で乾燥させておく、半導体素子11は
この後で容器12に収納される。
このような半田14がプリフォームされt容器12とキ
ャップ13とを組合せ、封着装置20にセットする。
封着装置20は、紙面に垂直な方向に配列し之10ポジ
ションのステンレス製ヒートブロック21と、その第5
ポジシヨンに配置し之加振部22とを有する。ヒートブ
ロック21はヒータ211を備えており、半導体装置1
1は、Ntガス雰囲気中を所定のインデックスで移送さ
れ、第2図に示すような温度プロファイルで昇温される
。そして第5ポジシヨンにおいて、加振部22による加
振を受ける。
すなわち、加振部22は、交流電源221、電磁コイル
222お工びヒートブロック21の底面に接触させた軟
鉄製の振動子223からなり、交流電源221によりコ
イル222に50H,の交流電流を印加し、振動子22
3によりヒートブロック21を16〜19Gの加速度で
15秒間加振する。
接合は約10秒で完了し之。
このとき、半導体装置10には、第4図に示した工うな
りリップは取り付けておらず、キャップ13の自重の他
に特別な荷重は加えられていない。
前述し友工うに、半田140表面には酸化膜が形成され
ているが、上述し友ように高々11程度のキャップ13
の自重のみで封着を行なおうとする場合、従来のように
単に加熱により半田を溶融させるのみでは、第3図(a
)に示すようにこの酸化膜141が十分に破断・除去さ
れずに残り、十分な気密性が確保できない。
これに対し、上述し友ように加振を行なうと、その衝撃
で上記酸化膜141の一部が破断して接合が始まり、衝
撃を継続することにエリ接合部が順次拡大し、第3図ら
)に示すように十分な接合幅をもって接合させることが
できる。
加振終了後は引続き第6ポジシヨン以降を移動させるこ
とに工り余冷を行なり几。このとき、急速冷却を行なう
と、キャビティ内の温度が封着部工り下がり、キャビテ
ィ内が減圧状態となって半田の内部への引き込みが多く
なる。徐冷することにより、キャビティ内と封着部との
温度差を小さくシ、このような引き込みを避けることが
できる。
封止終了後、外観検査およびリークテストを行なつ之が
、ともに問題がなく、良好な半田封止が得られているこ
とが確認できtoまt、温度サイクル試験(−55℃〜
150℃)でも、500サイクル経過後で累積不良率O
X、1300サイクルで15%と、十分な信頼性が確保
でき友。
(実施例2) 実施例1と同様のヒートブロックを用い、第2図に示し
九と同様の温度プロファイルで加熱し、リフローし九半
田を溶融後、第5ポジシヨンで、黄銅製のハンマーにエ
リヒートブロック21の底面から半導体装置が浮き上ら
ない程度の力で、1.5〜2回/秒の間隔で30秒間加
振した。溶融し定半田の接合は約20秒間で完了し之。
その後、実施例1と同様に徐冷して半田を硬化させ几。
封止終了後、外観検査お工びリーク検査ともに問題がな
く、温度サイクル試験(−55℃〜150℃)でも、5
00サイクル経過後も全く異常がなく、目標値が確保で
きto なお、このように無加重・加振式の封着方法によつ几場
合、半田溶融時にキャップが半田上に浮く状態となるt
め、半田の表面張力により、容器側封着部の中心とキャ
ップ側封着部の中心とが一致する方向に力が働く。すな
わち、セルフアライメントの効果が得られることも見出
され次。この結果、容器とキャップとの組合せ時に、従
来目視または治具によって行なっていた高い精度(±0
2謹以下)の仮付は固定工程が省略でき、工程短縮上′
も有利となり九〇 加振の方法としては、上述し友方法の他にも、例えば超
音波もしくは音波を非接触でキャップおよび容器に印加
し共振させることに工り加振する方法等、種々の方法を
とり得る。
〔発明の効果〕
以上説明し之ように、本発明によれば、封着時に撮動を
与えることにより、無荷重でも酸化膜の破断と溶融し九
半田の接合が十分に行なわれ、酸化膜の残存による初期
リークおよび熱履歴等によるリークの発生を防ぐととも
に、半田の押出しによる半田球の発生や封止幅の縮小を
防ぐことができ、外観不良がなく、気密性にすぐれ、か
つ信頼性の高い半田封止が実現できる有機性の色フィル
タを用いた固体撮像素子や、バブルメモリ等、封止温度
1200℃近辺に抑えたい半導体製品一般に、本発明は
きわめて有用である。
【図面の簡単な説明】
第1図は本発明の一実施例を示す断面図、wcz図は温
度プロファイルめ一例を示す図、第3図は本発明の効果
を従来例と比較して説明する之めの要部断面図、第4図
は従来例を示す断面図、第5図はその欠点を説明するた
めの要部断面図である。 11・・・・半導体素子、12・・・・容器、13・・
・・キャップ、14・・・・半田、21・・・・ヒート
ブロック、22・・・・加振部。/−°、代理人  、
、オオ 7、 Jll  #  カリ、、多・第1図 12 : ’Qk        21 : 巳−hl
”cy−v’)13   モ計17°       2
2 、カロ1に層や第2図 11’J’l(金) 第3図 (a)      (b)

Claims (1)

  1. 【特許請求の範囲】 1、凹部に半導体素子を収納配置した容器の開口部に、
    低融点合金によりキャップを封着して気密構造とする半
    導体装置の製造方法において、封着に際し、予め封着面
    に付与した低融点合金を溶融させた状態で所定の振動を
    与えることを特徴とする半導体装置の製造方法。 2、封着に際し、容器とキャップとを相互に押し付ける
    ために特別な加重手段は使用せず、容器またはキャップ
    の自重のみによつて行なうことを特徴とする特許請求の
    範囲第1項記載の半導体装置の製造方法。 3、半導体装置の移動方向に沿つて配列した複数のヒー
    トブロックと、このヒートブロックの配列の一部に配置
    され、上記半導体装置に所定の振動を与える加振部とを
    備えた半導体装置の製造装置。
JP61059222A 1986-03-19 1986-03-19 半導体装置の製造方法および製造装置 Pending JPS62217638A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61059222A JPS62217638A (ja) 1986-03-19 1986-03-19 半導体装置の製造方法および製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61059222A JPS62217638A (ja) 1986-03-19 1986-03-19 半導体装置の製造方法および製造装置

Publications (1)

Publication Number Publication Date
JPS62217638A true JPS62217638A (ja) 1987-09-25

Family

ID=13107134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61059222A Pending JPS62217638A (ja) 1986-03-19 1986-03-19 半導体装置の製造方法および製造装置

Country Status (1)

Country Link
JP (1) JPS62217638A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01278959A (ja) * 1988-04-28 1989-11-09 Hitachi Ltd パッケージの製造方法
JP2007124595A (ja) * 2005-10-31 2007-05-17 Kyocera Kinseki Corp 圧電デバイスの製造方法、及び圧電デバイスの蓋体封止装置
US7367486B2 (en) * 2004-09-30 2008-05-06 Agere Systems, Inc. System and method for forming solder joints
US7828193B2 (en) * 2007-02-28 2010-11-09 Fujitsu Limited Method of mounting an electronic component and mounting apparatus

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01278959A (ja) * 1988-04-28 1989-11-09 Hitachi Ltd パッケージの製造方法
US7367486B2 (en) * 2004-09-30 2008-05-06 Agere Systems, Inc. System and method for forming solder joints
JP2007124595A (ja) * 2005-10-31 2007-05-17 Kyocera Kinseki Corp 圧電デバイスの製造方法、及び圧電デバイスの蓋体封止装置
US7828193B2 (en) * 2007-02-28 2010-11-09 Fujitsu Limited Method of mounting an electronic component and mounting apparatus

Similar Documents

Publication Publication Date Title
JPH0860351A (ja) 回転カソード用スパッタリングターゲットの製造方法
CN104601135A (zh) 电子器件及其制造方法、电子设备、移动体以及盖体
JPS62217638A (ja) 半導体装置の製造方法および製造装置
JP5900006B2 (ja) 電子デバイスの封止方法
US3235943A (en) Method of making a flux free bonded article
JP2004320150A (ja) 圧電デバイス、圧電デバイス用パッケージ、および圧電デバイスの製造方法
JPH11354587A (ja) 発振器のフリップチップ実装方法
JPS58161950A (ja) 気密融着体およびその融着方法
JP2000301355A (ja) 同種金属部材の共晶圧接方法及び共晶圧接用装置
JPH05243411A (ja) 封止方法および封止用部材ならびに封止装置
JP3687161B2 (ja) セラミックス構造体の接合方法
JP2007281292A (ja) 半導体デバイスの実装構造
JPH03218950A (ja) 無フラックスはんだ付け方法
JP2004241671A (ja) 電子部品パッケージ及びその封止方法
JPS63181455A (ja) Icパツケ−ジの封止方法
JP2005166955A (ja) ハーメチックシールキャップ及びその製造方法
JP2008300497A (ja) パッケージの封止方法
JPH03108361A (ja) 半導体集積回路装置
JPS61256656A (ja) 半導体装置
JP2796401B2 (ja) 半導体集積回路装置
JPS5915127Y2 (ja) 二次加工に役立つ水晶発振子用金属容器の製造装置
JPH0455332B2 (ja)
JPH07304181A (ja) インクジェット記録ヘッドの製造方法、該インクジェット記録ヘッド、及び記録装置
JPS6142862B2 (ja)
JPS6226845A (ja) Lcc型半導体装置