JPS62213335A - クロツク抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルス信号、特に、ＣＭ　Ｉ　（ＣｏｄｅＭ
ａｒｋ　Ｉｎｖｅｒｔｅｄ　）データ信号のクロック抽
出回路に関する。

〔従来の技術〕

例えば光通信システムにおいて、送信側から伝送されて
きた信号について、同期をとる場合に、この伝送信号の
パルスの立上がりあるいは立下がりのエツジをとらえて
、一定のクロック信号を抽出する方式がある。

ＣＭＩデータ信号と呼ばれる伝送信号は、このようなり
ロック抽出に適した信号形式とされている。

この信号は、例えば第３図ａに示すようなもので、その
内容は、図の上方に表示した”１１０”というものであ
る。すなわち、１周期Ｔの開信号にレベル変化の無い場
合、ハイレベル“Ｈ”でもロウレベル“Ｌ”でも、その
内容は“１”となる。

また、１周期“Ｔ”の間に信号がハイレベルからロウレ
ベルへ変化した場合、その内容は“０”となる。また、
例えば図のように、“１”が連続する場合は、必ず１周
期ごとにハイレベルからロウレベルまたはその反対に変
化する。

これによって、伝送信号に“１”あるいは“０″が連続
して含まれた場合にも、いわゆるＮＲＺ（ノン・リター
ン・ツウ・ゼロ）信号のような、ハイレベルやロウレベ
ルが持続してしまう現象が生じない。従って、このよう
な伝送信号のパルスのエツジを検出すれば比較的容易に
第３図すに示したようなりロック信号の抽出を行うこと
ができる。

クロック抽出を行った後は、第３図すに示したように、
同図ａの入力信号１に対して時間Ｓだけ位相のシフトし
たクロックパルス２を得る。これによって矢印に示した
要領でデータの打ち抜き（サンプリング）を行う。

以上のような信号処理を行う場合に、クロックパルス２
の位相を調整し、入力信号との位相差Ｓを一定に保持す
ることが要求される。このために、従来、ＰＬＬ回路や
タンク回路と呼ばれる回路が使用されていた。

ＰＬＬ　（フェーズロックドループ）回路は、位相差検
出と位相調整によるフィードバックループを利用した回
路で、タンク回路は共振現像を利用した回路である。い
ずれの回路も、ＣＭＩデータ信号の処理用としては、よ
（知られた回路である。

〔発明が解決しようとする問題点〕

ところが、上記のＰＬＬ回路やタンク回路は、いずれも
部品価格が高く、また、高精度を得るための調整が容易
でないという難点があった。

本発明は以上の点に着目してなされたもので、比較的安
価な回路構成によって高精度に所定のクロックパルスを
得ることができるクロック抽出回路を提供することを目
的とするものである。

〔問題点を解決するための手段〕

本発明のクロック抽出回路は、入力信号パルスの所定の
エツジを検出して、そのエツジに対応するエツジパルス
を出力するエツジ検出回路と、上記入力信号パルスの処
理に使用するクロックパルスと同一周期のクロックパル
スを発生し、上記エツジパルスを受け入れてこれと同期
させて上記クロックパルスを出力させる発振回路と、上
記クロックパルスを、そのエツジが上記入力信号パルス
の所定のエツジに対して一定の位相差を生じるよう調整
する位相差付与回路とからなることを特徴とするもので
ある。

〔作用〕

本発明のクロック抽出回路においては、例えば、入力信
号パルスの立上がりエツジをとらえてエツジパルスを得
る。そして、発振回路のクロックパルスの立上がりと同
期させる。そして、上記エツジパルスをプリセット入力
とした１ビツトカウンタ等から成る位相差付与回路によ
って、上記発振回路から出力されたクロックを一定位相
だけシフトさせる。こうして、第３図で説明したような
りロックパルスを安定に高精度に得ることができる。

〔実施例〕

第１図は本発明のクロック抽出回路の実施例を示す結線
図である。

この回路は、エツジ検出回路１０と、その出力を受け入
れる発振回路２０および位相差付与回路３０とから構成
されている。エツジ検出回路１０は、入力端子１１から
人力する入力信号ａを処理して、その信号パルスのエツ
ジに対応するエツジパルスｂを得るための回路である。

このエツジ検出回路１０は、ナントゲート１２と、その
入力側に設けた３個のインバータ１３と、発振回路２０
への出力回路中に設けたコンデンサ１４から構成される
。ナントゲート１２には、一方の端子へ直接入力信号ａ
が入力し、他方の端子へは、入力信号ａがインバータ１
３によって一定量遅延されて人力する。例えば、人力信
号ａの周期を１０ＭＨｚ程度とした場合、この遅延時間
を数ｎ５ｅｃ（ナノ秒）に選定する。コンデンサ１４は
、このエツジ検出回路ｌＯと発振回路２０との間を直流
的に絶縁するために挿入されている。

発振回路２０は、２個のナントゲート２１．２２と、２
個の抵抗器２３．２４とがそれぞれ並列接続され、これ
らの間にコンデンサ２５と、水晶振動子２６が、ループ
を形成するように挿入されたもので、既知の水晶発振回
路２０を構成している。

この回路は、ナントゲート２１の一端からトリガ信号を
受け入れ、これに同期したクロックパルスをインバータ
２７で反転して出力する回路である。この発振回路２０
の出力信号は、図中“＊１”で示したように、位相差付
与回路３０に入力するよう結線されている。

位相差付与回路３０は、発振回路２０の出力するクロッ
クパルスをインバータ３４を介して受け入れ、エツジ検
出回路１０の出力するエツジパルスをフリップフロップ
３１のプリセット入力として受け入れ、ナンド回路３３
およびフリップフロップ３２を用いて所定のクロックパ
ルスｅを出力する回路である。この回路は、いわゆる１
ビツトカウンタを構成している。

この回路の２つのフリップフロップ３１．３２はいずれ
も、インバータ３４から出力されるクロックパルスＣを
クロック制御端子（ＣＫ）に受け入れ、これにタイミン
グを合わせて、データ入力端子（Ｄ）に入力する信号を
データ出力端子（Ｑ、（：ｉ）に出力する回路である。

また、そのプリセット端子（ＰＲ）に人力する信号がロ
ウレベルになると、これらのフリップフロップに格納さ
れたデータがクリアされる。また、一方のフリップフロ
ップ３１のＣＲ端子と他方のフリップフロップ３２のＰ
Ｒ端子とＣＲ端子とには、常時ハイレベルの直流電圧（
＋５Ｖ）が印加さている。

以上の構成の本発明のクロック抽出回路は次のように動
作する。

第２図は、そのクロック抽出回路の各部の信号波形を示
すタイムチャートである。この図において、ａＳｂ、ｃ
Ｓｄはそれぞれ、第１図に矢印を引いて示したａＳｂ、
ｃＳｄ部分の信号波形である。

まず、ＣＭＩデータ信号（第２図ａ）がエツジ検出回路
１０に入力する。こうしてこの信号の立上がりエツジ部
分が、ナンド回路１２で検出されて出力される（第２図
ｂ）。入力信号ａの立上がりエツジとナンド回路１２の
出力するエツジパルスｂとの関係を第２図ａＳｂ間の、
下向きの矢印で示した。このエツジパルスｂは、エツジ
検出回路１０の回路定数に従って、入力信号ａに対して
やや位相がずれて出力される。

このエツジパルスがコンデンサ１４を通じて発振回路２
０に入力されると、発振回路２０はこのエツジパルスｂ
と同期したクロックパルスｃをインバータ２７．３４を
介して出力する。このクロックパルス（第２図Ｃ）は、
エツジ検出回路１０に人力した人力信号ａの制御用クロ
ックパルスと同一の周期Ｔのものである。位相差付与回
路３０において、シフトレジスタ３１は、プリセット人
力として上記エツジパルスｂを受け入れ、発振回路２０
の出力するクロックパルスＣによって信号の出力タイミ
ングを制御される。

これによって、ここから、エツジパルスｂがロウレベル
となったときのみハイレベルからロウレベルに切り換わ
る信号（第２図ｄ）が出力される。

この信号ｄは、ナントゲート３３の一方の端午に入力す
る。そして、ナントゲート３３の出力は次段のフリップ
フロップ３２のデータ入力端子（Ｄ）に入力する。この
フリップフロップ３２も、先に説明したように、発振回
路２０の出力するクロックパルスＣによってデータの出
力を制御されている。そのデータ出力端子（Ｑ）から出
力されるデータは、再びナントゲート３３の他方の端子
に入力するよう結線されている。これによってこのフリ
ップフロップ３３のデータ出力端子（Ｑ）からは、発振
回路２０から出力されたクロックパルスＣ（第２図Ｃ）
より所定量位相の遅れた同一周期のクロックパルスｅが
出力される。この位相の遅れも、その回路定数によって
一定に定まった値となる。

後続回路においては、入力信号ａ（第２図ａ）について
、位相差付与回路３０から出力されるクロックパルスｅ
（第２図ｅ）の立上がりのタイミングでサンプリングを
行う。こうして、第２図ａの上方に示した“１１・・・
・・・０”のデータが得られる。

このように、本発明のクロック抽出回路によって得られ
たクロックパルスｅは、入力信号ｄのパルスのエツジに
対して、回路定数によって定まった一定時間Ｓだけ位相
をシフトさせた形で得られるので、これをそのままサン
プリング用に使用することができる。

なお、もし、サンプリングにクロックパルスの立上がり
エツジを利用するような場合には、位相差付与回路３０
のフリップフロップ３２のデータ出力端子（ｄ）の出力
するクロックパルスを使用すればよい。

〔変形例〕

本発明のクロック抽出回路は以上の実施例に限定されな
い。

エツジ検出回路、発振回路および位相差付与回路は、そ
れぞれ同様の機能を有する既知の回路ブロックと置き換
えてさしつかえない。

また、上記実施例では、入力信号の立上がりエツジから
エツジパルスを得るようにしたが、立下がりエツジから
エツジパルスを得るようにしてもさしつかえない。

〔発明の効果〕

以上説明した本発明のクロック抽出回路は、比較的簡単
な回路構成で、安価に、しかも高精度で必要なりロック
パルスを得ることができる。

【図面の簡単な説明】

第１図は本発明のクロック抽出回路の実施例を示す結線
図、第２図はその各部の信号のタイムチャート、第３図
はＣＭＩ信号の内容とその抽出用クロックパルスを示す
タイムチャートである。 １０・・・・・・エツジ検出回路、 ２０・・・・・・発振回路、 ３０・・・・・・位相差付与回路。

Claims (1)

【特許請求の範囲】
1. 入力信号パルスの所定のエッジを検出して、そのエッジ
   に対応するエッジパルスを出力するエッジ検出回路と、
   前記入力信号パルスの処理に使用するクロックパルスと
   同一周期のクロックパルスを発生し、前記エッジパルス
   を受け入れてこれと同期させて前記クロックパルスを出
   力させる発振回路と、前記クロックパルスを、そのエッ
   ジが前記入力信号パルスの所定のエッジに対して一定の
   位相差を生じるよう調整する位相差付与回路とからなる
   ことを特徴とするクロック抽出回路。