JPS62206838A - シリコンウエ−ハの製造方法 - Google Patents
シリコンウエ−ハの製造方法Info
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- JPS62206838A JPS62206838A JP4970686A JP4970686A JPS62206838A JP S62206838 A JPS62206838 A JP S62206838A JP 4970686 A JP4970686 A JP 4970686A JP 4970686 A JP4970686 A JP 4970686A JP S62206838 A JPS62206838 A JP S62206838A
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコンウェーハの製造方法に関する。
従来、半導体装置の製造プロセス中に導入される汚染物
質をゲッタリングする方法として、シリコン基板に内在
する酸素にエリ析出したシリコン酸化物および、それに
よって誘起された微小欠陥などをゲッタリングのシンク
として利用するイントリンシック−ゲッタリング法(以
下IG法という)や、シリコン基板の裏面に多結晶シリ
コンを成長させ、その粒界における歪場をシ/りとして
利用するエクストリンシック拳ゲッタリング法(以下E
G法という)が工く知られている。
質をゲッタリングする方法として、シリコン基板に内在
する酸素にエリ析出したシリコン酸化物および、それに
よって誘起された微小欠陥などをゲッタリングのシンク
として利用するイントリンシック−ゲッタリング法(以
下IG法という)や、シリコン基板の裏面に多結晶シリ
コンを成長させ、その粒界における歪場をシ/りとして
利用するエクストリンシック拳ゲッタリング法(以下E
G法という)が工く知られている。
しかしながら、上述した従来のIG法では、半導体装置
あるいは半導体素子を形成する以前のシリコン基板中の
酸素濃度や素子形成時の熱処理の選択を誤ると、内部欠
陥が形成されない為ゲッタリング不足となり、半導体素
子の特性が劣化し、半導体装置の製造上の歩留りと品質
が低下するという問題がある。
あるいは半導体素子を形成する以前のシリコン基板中の
酸素濃度や素子形成時の熱処理の選択を誤ると、内部欠
陥が形成されない為ゲッタリング不足となり、半導体素
子の特性が劣化し、半導体装置の製造上の歩留りと品質
が低下するという問題がある。
また、最初に高温熱処理を行ないシリコン基板表面の酸
素を外方拡散することに工って無欠陥層を作る方法では
、高温熱処理による処理時間が長く、シリコンウェーへ
の量産性が劣る。
素を外方拡散することに工って無欠陥層を作る方法では
、高温熱処理による処理時間が長く、シリコンウェーへ
の量産性が劣る。
さらに、シリコン基板に被着した多結晶シリコンの粒界
を利用した従来のgG法では、多結晶シリコ/の成長時
に低温(600〜700℃)且つ数時間の熱処理が行な
われるために、シリコン基板中に酸素の析出による内部
欠陥が数多く成長し、シリコン基板表面にまで到達する
。
を利用した従来のgG法では、多結晶シリコ/の成長時
に低温(600〜700℃)且つ数時間の熱処理が行な
われるために、シリコン基板中に酸素の析出による内部
欠陥が数多く成長し、シリコン基板表面にまで到達する
。
このように、従来のゲッタリング方法ではシリコン基板
中の酸素濃度及び半導体素子形成のための熱処理工程に
制約があり、極く僅かでも最適値をはずれると、内部欠
陥が形成されなかったり、内部欠陥がシリコン基板表面
にまで到達したりして、半導体素子特性を劣化させ、歩
留りの低下。
中の酸素濃度及び半導体素子形成のための熱処理工程に
制約があり、極く僅かでも最適値をはずれると、内部欠
陥が形成されなかったり、内部欠陥がシリコン基板表面
にまで到達したりして、半導体素子特性を劣化させ、歩
留りの低下。
品質の低下を招くという問題がめった。
本発明の目的、は、内部欠陥が少く、高品質の半導体装
置を高歩留りで製造することのできるシリコ/ウェーハ
の製造方法を提供することにある。
置を高歩留りで製造することのできるシリコ/ウェーハ
の製造方法を提供することにある。
本発明のシリコ/ウェーハの製造方法は、酸素濃度がI
X 1018〜2 X 1018個/ car”のシ
リコン基板表面を高−舎短時間ランプアニールする工程
と、アニールされたシリコン基板の裏面に多結晶シリコ
ン層を形成する工程とを含んで構成される。
X 1018〜2 X 1018個/ car”のシ
リコン基板表面を高−舎短時間ランプアニールする工程
と、アニールされたシリコン基板の裏面に多結晶シリコ
ン層を形成する工程とを含んで構成される。
短時間のランプアニールはラピッドサーマルアニーリン
グ(rapid thermal anneal
ing )等と呼ばれ、例えばハロゲンランプに工り秒
単位で加熱処理するものであり、急加熱・急冷却がでさ
、加熱・冷却の速度を制御できるという特長を有するも
のである。
グ(rapid thermal anneal
ing )等と呼ばれ、例えばハロゲンランプに工り秒
単位で加熱処理するものであり、急加熱・急冷却がでさ
、加熱・冷却の速度を制御できるという特長を有するも
のである。
酸素濃度がI X l O” 〜2 X 10” 1F
A/ an”のシリコン基板を高温・短時間ラングアニ
ールすることにより、その裏面に多結晶シリコン層を形
成し念場合、多結晶シリコン成長時の低温、長時間の熱
処理にも拘らず、シリコン基板内の微小欠陥の発生は大
幅に抑制される。
A/ an”のシリコン基板を高温・短時間ラングアニ
ールすることにより、その裏面に多結晶シリコン層を形
成し念場合、多結晶シリコン成長時の低温、長時間の熱
処理にも拘らず、シリコン基板内の微小欠陥の発生は大
幅に抑制される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、 (b)は本発明の一実施例を説明する
為の工程順に示したシリコンウェーハの断面図であるO まず第1図(a)に示すように、酸素濃度が1×101
8〜2 X I Q” ii@ / tyn3のシリコ
ン基板leハロゲンラングの赤外線3により 1100
℃、3秒間アニールする0ランプアニールの温度が11
00℃以上であれば時間は1−io秒間でよい。
為の工程順に示したシリコンウェーハの断面図であるO まず第1図(a)に示すように、酸素濃度が1×101
8〜2 X I Q” ii@ / tyn3のシリコ
ン基板leハロゲンラングの赤外線3により 1100
℃、3秒間アニールする0ランプアニールの温度が11
00℃以上であれば時間は1−io秒間でよい。
次に第1図(b)に示すように、アニールされたシリコ
ン基板lの裏面に多結晶シリコン層を10μmの厚さに
形成する。
ン基板lの裏面に多結晶シリコン層を10μmの厚さに
形成する。
このようにシリコン基板1を高は・短時間う/ブアニー
ルした後、その裏面に多結晶シリコン層を形成すること
により、微小欠陥の少いシリコ/ウェーハが得られる。
ルした後、その裏面に多結晶シリコン層を形成すること
により、微小欠陥の少いシリコ/ウェーハが得られる。
シリコン基板に含まれる酸素濃度の上限を2×1018
1固/33としたのは、半導体装置の製造に用いられる
、CZ法にエフ製造されるシリコン基板中の酸素濃度の
上限が2 X 10”個/ cm”であるからである。
1固/33としたのは、半導体装置の製造に用いられる
、CZ法にエフ製造されるシリコン基板中の酸素濃度の
上限が2 X 10”個/ cm”であるからである。
一方、シリコン基板を600〜700℃で数時間加熱す
ると第2図に示すように酸素濃度の低い領域では多くの
スリップが発生する。従ってシリコン基板中の酸素濃度
の下限はlX101B個/123と定めた。
ると第2図に示すように酸素濃度の低い領域では多くの
スリップが発生する。従ってシリコン基板中の酸素濃度
の下限はlX101B個/123と定めた。
次にシリコン基板1の高温・短時間ランプアニールの望
ましい条件及び被着する多結晶シリコン層の厚さについ
て説明する。
ましい条件及び被着する多結晶シリコン層の厚さについ
て説明する。
第3図は第1図(a)、 (b)で説明したのと同様に
、7リコン基板をは度を変えて10秒間ランプアニール
した後その裏面に厚さ1μmの多結晶シリコン層を形成
した後tooo℃で16時間熱処理した場合のシリコン
ウェーハ中の内部欠陥密度とアニール温度との関係を示
す図である。内部欠陥の観察は発生した微小欠陥を選択
エツチング法により露出させて行なった。
、7リコン基板をは度を変えて10秒間ランプアニール
した後その裏面に厚さ1μmの多結晶シリコン層を形成
した後tooo℃で16時間熱処理した場合のシリコン
ウェーハ中の内部欠陥密度とアニール温度との関係を示
す図である。内部欠陥の観察は発生した微小欠陥を選択
エツチング法により露出させて行なった。
第3図に示したように、1100℃以上のアニール温度
での内部欠陥密度は、従来のランプアニールを行わない
gG法でのものに比べ2桁以上減少しており、1100
℃以上のアニール温度が適切であることが分る。
での内部欠陥密度は、従来のランプアニールを行わない
gG法でのものに比べ2桁以上減少しており、1100
℃以上のアニール温度が適切であることが分る。
第4図はシリコンウェーハ中の内部欠陥密度とアニール
時間との関係を示す図でろる0すなわち第3図の場合と
同様に、1100℃でランプアニールを行ない、そのア
ニール時間を変え次場合の内部欠陥密度を調べたもので
ある。第4図から明らかなように、アニール時間は1秒
〜5分の間が適しているが、クリコンウェーハの製造時
間を考慮すれば1〜lO秒程度が望ましいと云える。
時間との関係を示す図でろる0すなわち第3図の場合と
同様に、1100℃でランプアニールを行ない、そのア
ニール時間を変え次場合の内部欠陥密度を調べたもので
ある。第4図から明らかなように、アニール時間は1秒
〜5分の間が適しているが、クリコンウェーハの製造時
間を考慮すれば1〜lO秒程度が望ましいと云える。
シリコン基板の裏面に形成する多結晶シリコンの膜厚と
しては、膜厚が0.5μm以下の場合は牛導体装置ii
i製造プロセス中の熱酸化等により、多結晶シリコンが
なくなり、ゲッタリング作用が低下する。一方、膜厚が
2.0μm以上の場合は、ウェーハを反らせ過ぎてスリ
ップの発生の原因となる。
しては、膜厚が0.5μm以下の場合は牛導体装置ii
i製造プロセス中の熱酸化等により、多結晶シリコンが
なくなり、ゲッタリング作用が低下する。一方、膜厚が
2.0μm以上の場合は、ウェーハを反らせ過ぎてスリ
ップの発生の原因となる。
従って、多結晶シリコンの膜厚は0.5〜zOμmが最
適でおる。
適でおる。
以上説明したように本発明によれば、多結晶シリコン成
長時の、低温且つ長時間の熱処理にも拘らず、シリコン
基板内部の微小欠陥の発生が抑制され、シリコン基板表
面への微小欠陥の突き抜けを防止できるために、高品質
・高歩留りの半導体装fftを製造できるシリコンウェ
ーハが得られる効果がある。
長時の、低温且つ長時間の熱処理にも拘らず、シリコン
基板内部の微小欠陥の発生が抑制され、シリコン基板表
面への微小欠陥の突き抜けを防止できるために、高品質
・高歩留りの半導体装fftを製造できるシリコンウェ
ーハが得られる効果がある。
第1図(a)、 (b)は本発明の一実施例を説明する
為の工程順に示したシリコンウェーハの断面図、第2図
はシリコン基板中の酸素濃度とスリップ発生率との関係
を示す図、第3図はアニール温度とシリコンウェーハ中
の内部欠陥密度との関係を示す図、第4図はアニール時
間と7リコンウエーハ中の内部欠陥密度との関係を示す
図である。 l・・・・・・シリコン基板、2・・・・・・多結晶シ
リコン層、3・・・・・・赤外線。 代理人 弁理士 内 原 晋 慶 1 面 θ、4 ρ、2 ρ、//ρ 12峻素濃度(
xm’河にイリ 茅2I!r 茅 3 凹 二ゝ 第 4 回
為の工程順に示したシリコンウェーハの断面図、第2図
はシリコン基板中の酸素濃度とスリップ発生率との関係
を示す図、第3図はアニール温度とシリコンウェーハ中
の内部欠陥密度との関係を示す図、第4図はアニール時
間と7リコンウエーハ中の内部欠陥密度との関係を示す
図である。 l・・・・・・シリコン基板、2・・・・・・多結晶シ
リコン層、3・・・・・・赤外線。 代理人 弁理士 内 原 晋 慶 1 面 θ、4 ρ、2 ρ、//ρ 12峻素濃度(
xm’河にイリ 茅2I!r 茅 3 凹 二ゝ 第 4 回
Claims (1)
- 酸素濃度が1×10^1^8〜2×10^1^8個/c
m^3のシリコン基板表面を高温・短時間ランプアニー
ルする工程と、アニールされた前記シリコン基板の裏面
に多結晶シリコン層を形成する工程とを含むことを特徴
とするシリコンウェーハの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049706A JPH0646634B2 (ja) | 1986-03-06 | 1986-03-06 | シリコンウエ−ハの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049706A JPH0646634B2 (ja) | 1986-03-06 | 1986-03-06 | シリコンウエ−ハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62206838A true JPS62206838A (ja) | 1987-09-11 |
JPH0646634B2 JPH0646634B2 (ja) | 1994-06-15 |
Family
ID=12838633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61049706A Expired - Lifetime JPH0646634B2 (ja) | 1986-03-06 | 1986-03-06 | シリコンウエ−ハの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0646634B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0232535A (ja) * | 1988-07-21 | 1990-02-02 | Kyushu Electron Metal Co Ltd | 半導体デバイス用シリコン基板の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5917253A (ja) * | 1982-07-21 | 1984-01-28 | Hitachi Ltd | 半導体ウエハの熱処理方法 |
JPS59181608A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | ム−ビングラインアニ−ル方法 |
JPS59186331A (ja) * | 1983-04-04 | 1984-10-23 | モンサント・コンパニ− | 半導体基質及び製法 |
JPS60137026A (ja) * | 1983-12-26 | 1985-07-20 | Ushio Inc | 光照射加熱方法 |
-
1986
- 1986-03-06 JP JP61049706A patent/JPH0646634B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5917253A (ja) * | 1982-07-21 | 1984-01-28 | Hitachi Ltd | 半導体ウエハの熱処理方法 |
JPS59181608A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | ム−ビングラインアニ−ル方法 |
JPS59186331A (ja) * | 1983-04-04 | 1984-10-23 | モンサント・コンパニ− | 半導体基質及び製法 |
JPS60137026A (ja) * | 1983-12-26 | 1985-07-20 | Ushio Inc | 光照射加熱方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0232535A (ja) * | 1988-07-21 | 1990-02-02 | Kyushu Electron Metal Co Ltd | 半導体デバイス用シリコン基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0646634B2 (ja) | 1994-06-15 |
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