JPS62202613A - 比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、比較器に関し、特に高速高精度Ａ／Ｄ変換器
等に使用するため高速クロックにて作動すべき比較器に
関するものである。

［従来の技術］ 第３図、第４図はそれぞれ従来のこの種の比較器を示す
ものである。

第３図に示す比較器は、入力信号増幅用差動増幅回路を
構成するトランジスタ（以下、「比較トランジスタ」と
いう）１０，１３、正帰−のかかったラッチ回路用差動
増幅回路を構成するトランジスタ（以下、「ラッチトラ
ンジスタ」という）１１，１２．定電流源６０、定電流
源６０からの電流を入力信号増幅用差動増幅回路または
ラッチ回路用差動増幅回路のいずれかに切換えて流すた
めの差動電流すＪ検回路を形成するトランジスタ（以下
、「切換トランジスタ」という）１４．１５から構成さ
れており、比較トランジスタ１０．１３のコレクタおよ
びラッチトランジスタ１１．１２のコレクタがそれぞれ
接続され、それらの負荷として単に抵抗４０．４１が設
けられていた。

なお、図中１．２は信号入力端子、３．４はクロック入
力端子、５．６は出力端子、７は電源端子である。

上述した比較器をモノリシックＩＣ内に多数並列に並べ
てＡＤ変換器に適用した例として、電気通信学会研究会
資料ＳＳＤ８５−１ｒ１ｍ像処理用８ビット並列型ＡＤ
変換器ＬＳ　ＩＪがある０本文献中のＶ４６は、第３図
に示した比較器と同様のものである。

第４図に示す比較器は、ＩＥＥＥ　ＪＯＵＲＮＡＬ　０
ＦＳＱＬＩＯ−５ＴＡＴＥ　ＣＩＲＣｌｌｌＴＳ、ＶＯ
Ｌ、５Ｃ−１４，ＮＯ８，ＤＥＣＥＭＢＥＲ１９７９の
第Ｈ２頁にｒ　Ａ　Ｎａ５ａｌ　１ｔｈｉｃ　Ｗｉｄｅ
ｎ　Ａ／ＤＣａｎマｅｒｔｅｒ　Ｊとして記載されたも
のである。なお、第４図において、先に示した第３図と
同一部分には同一符号を付しである。

この比較器は、比較トランジスタ１０．１３にトランジ
スタ７３．７４を力゛スコード接続するとともに、二段
目の差動増幅回路を形成するトランジスタ７１．７２を
並列に接続し、かつ、これらトランジスタ７１〜７４の
コレクタおよびラッチトランジスタ１１．１２のコレク
タを接続結合して共通の負荷抵抗４０．４１を設けた構
成である。なお、７０は切換トランジスタ、８はバイア
ス供給端子である。

次に、第３図、第４図に示した各比較器の動作をあわせ
て説明する。

定電流ＷＡｓｏにより決定された電流は、端子３．４に
加えられたクロック信号の極性によって、切換トランジ
スタ１４（および７０）または切換トランジスタ１５の
いずれかを通して、比較トランジスタ１０．１３（およ
び７０〜７４）からなる入力信号増幅用差動増幅回路ま
たはラッチトランジスタ１１．１２からなるラッチ回路
のいずれかに流れる。

つまり、端子３に加えられた電圧が端子４に加えられた
電圧より高いときには、電流が入力信号増幅用差動増幅
回路に流れ当該回路が動作する。

このとさ、ラッチ回路は動作しない、したがって、抵抗
４０．４１の両端には、端子１．２に加えられた電圧に
応じた電圧が得られる（比較モード）。

逆に、端子３に加えられた電圧が端子４に加えられた電
圧より低くなると、入力信号増幅用差動増幅回路は動作
せず、ラッチトランジスタ１１゜１２からなる正帰還の
かかった差動増幅回路、つまりラッチ回路が動作する（
ラッチモード）。

ラッチモードに切り換えられた瞬間には、抵抗４０．４
１の両端の電圧が、各トランジスタｌＯ〜１３（または
１１．１２．７１〜７４）のコレクタ容量に貯えられた
状態にある。したがって、ラッチ動作完了時点では、比
較モードで決定された極性でかつ最大振幅の電圧が出力
端子５．６に得られる。つまり、この時点の出力振幅は
、ラッチ回路の正帰−作用によって、抵抗４０　、４１
゜定電流源６０で決定される最大振幅となる。

［解決すべき問題点］ １逮した従来の比較器では、数十ＭＨｚの高速クロック
信号を加えたまま、信号入力端子１．２間の電圧を少し
づつ変化していくと、出力端子５．６間の出力電圧の変
化にヒステリシスが生じ、　Ａ７＋精度の電圧比較がで
きないという問題点があった。

この問題点に関し、第５図のヒステリシス特性図にもと
づきさらに詳細に説明する。

図面においてＧ点を基準電圧とし、本来、このＧ点の電
圧値より入力電圧が低いときは出力電圧はロー、高いと
きは出力電圧はハイとなるべきである、しかしながら、
一度Ｃの領域に達した後に、Ｂの領域へと入力電圧を変
化させた場合、Ｇ点をこえてもＦ点に至るまで出力電圧
はローのままで維持され、Ｄの領域にてはじめて／＼イ
となる。また、Ｄ領域からＡ領域へと入力端子を変化さ
せていった場合、今度はＧ点をこえてもＥ点に至るまで
出力電圧はハイのままで維持される。このヒステリシス
のｖＡＥ−Ｆは、クロック信号の周波数が早くなればな
るほど広がる。その結果、高速クロック信号では高精度
の電圧比較ができないこととなる。

第６図は上記ヒステリシス等の原因で出力電圧が不確定
となるときの入力電圧の範囲（不確定幅）の実測データ
を示すものである。

図において、特性−１が第３図に示した比較器の実測デ
ータである。このデータかられかるように、クロック信
号の周波数がｌ　Ｍ　Ｈｚ〜５ＭＨｚの間では、不確定
幅が１ｍＶ強でほぼ一定している。しかし、クロック信
号の周波数が５　Ｍ　Ｈｚ〜５ＭＨｚの間では、入力端
子を上げていったときの変化点と、丁げていったときの
変化点とが一致しないヒステリシスの状態が生じ、それ
以上の高周波数のものでは、不確定幅が非常に大きくな
る。したがって、高速クロック信号での動作に高い精度
を期待できないという問題点があった。

本発明は上述した問題点にかんがみてなされたもので、
高速動作時にも高精度な比較動作を行ない得る比較器の
提供を目的とする。

［問題点の解決手段］ 上記目的を達成するために本発明は、入力信号増幅用ト
ランジスタ差動増幅回路と、正帰量のかかったトランジ
スタ差動増幅回路を含むラッチ回路と、クロック信号に
もとづき上記入力信号増幅用トランジスタ差動増幅回路
または上記ラッチ回路のいずれか一方に定電！Ｉｔ源か
らの電流を切り換えて流す切換用トランジスタ差動増幅
回路とを備え、上記入力信号増幅用トランジスタ差動増
幅回路と上記ラッチ回路とにおける互いに対の関係にあ
るトランジスタのコレクタをそれぞれ接続し。

かつその接続点と当該トランジスタのコレクタ抵抗との
間にコモンベース用トランジスタを設けるとともに、上
記コモンベース用トランジスタを通して上記ラッチ回路
の正帰還ループを形成した構成にしである。

［実施例］ 以下、本発明の一実施例を図面を参照して説明する。

第１図は第一の実施例に係る比較器を示す回路図である
。なお、先に示した第３図と同一部分には同一符号を付
しである。

図において、３０，３１，３２．３３はプリアンプを構
成するトランジスタ↑ある。すなわち。

信号入力端子１．２に加えられた入力信号は、トランジ
スタ３０，３１．定電流源６°５、負荷抵抗４３．４４
からなる増幅回路で増幅される。入力信号は一般にバラ
ンス信号とアンバランス信号とに分類されるが、仮に入
力信号がアンバランス信号であった場合、上記トランジ
スタ３０．３１でバランス信号に変換される。しかるの
ち、入力信号はトランジスタ３２．３３、定電流［６３
゜６４を通って比較トランジスタ１０．１３（７）ベー
スへ導かれる。なお、信号入力端子１．２の一方にバラ
ンス信号、他方にアンバランス信号を加えても、比較ト
ランジスタ１０．１３のベースにはバランス信号が加え
られることとなる。

入力信号増幅用差動増幅回路を構成する比較トランジス
タ１０．１３とラッチ回路用差動増幅回路を構成するラ
ッチトランジスタ１１．１２とは、互いに対の関係をな
すトランジスタ１Ｏ１ｉｔおよび１３．１２のコレクタ
が共通に接続結合されている。さらに、これら各接続点
とコレクタ抵抗４０．４１との間にはコモンベース川ト
ランジスタ１８．１９が設けられている。したがって各
共通接続点に得られた信号は、それぞれコモンベース用
トランジスタ１８．１９のエミッタから負荷抵抗４０．
４１に導かれる。

また、負荷抵抗４０．４１に得られた信号を、ラッチト
ランジスタ１１．１２の差動対にもどし、ラッチ回路の
正帰還ループを形成するために、トランジスタ１６．１
７のエミッタフロアおよび定電流源６１．６２が設けら
れている。上記トランジスタ１６．１７のエミッタフロ
アは出力端子５．６へも導かれる。

一方、定電流源６０により決定される電流は、端子３．
４に加えられたクロック信号の極性によって、切換トラ
ンジスタ１４または１５のいずれかを通して、比較トラ
ンジスタ１０．１３の差動対またはラッチトランジスタ
１１．１２の差動対のいずれかに導かれる。これにより
、入力信号増幅用差動増幅回路またはラッチ回路用差動
増幅回路のいずれかが動作する。

つまり、クロック入力端子３にハイの信号を加えた場合
には、切換トランジスタ１４がオンとなり、比較トラン
ジスタ１０．１３のコレクタに入力信号に比例した電圧
が得られ、当該電圧がトランジスタ１０−１３のコレク
タ容量に貯えられる。逆に、クロック入力端子４にハイ
の信号を加えた場合には、切換トランジスタ１５がオン
となり、ラッチトランジスタ１１．１２に電流が流れる
。この電流はコモンベーストランジスタ１８゜１９、ト
ランジスタ１６．１７による正帰還ループを通り、ラッ
チトランジスタ１１．１２に再びもどる。このようにし
てラッチ状態が実現される。

上述した構成の比較器は、負荷抵抗４０．４１にコモン
ベース用トランジスタ１８．１９からなる増幅回路を接
続したので、上記負荷抵抗の抵抗値を十分小さくするこ
とができる。これにより。

トランジスタｌＯ〜１３のコレクタ容量と負荷抵抗４０
．４１の抵抗値として決まる放電の時定数を小さくでき
、したがって、ヒステリシスの幅を狭くすることができ
る。その結果、高周波のクロック信号による作動（高速
クロック動作）をしても、ラッチモードから比較モード
へ切り換えた瞬間、直ちにラッチ時に保存していた電圧
を放電し、入力電圧と比例した正確な電圧をすみやかに
出力端子５，６に得ることかでさる。このことについて
、第７図にもとづきさらに詳細に説明する。

第７図は、第３図に示した従来の比較器を、入力信号端
子１．２に加える電圧を十分に小さくして作動させた場
合の、出力波形とクロック信号波形との関係を示すもの
で、同図（ａ）はクロック信号の周波数が低いとき、同
図（ｂ）はクロック信号の周波数が高いときを示すもの
である。

図面において、クロック信号Ｐがローのときは比較モー
ド、ハイのときはラッチモードとして動作する。

そして、クロック信号の周波数が低い場合（第７図（ａ
））、図示Ｈに示すような定常的な区間が存在する。こ
の区間では負荷抵抗４０゜４１の抵抗値と比較トランジ
スタ１０．１３およびラッチトランジスタ１１．１２の
コレクタ容量とで決まる時定数による放電区間を十分過
ぎており、したがって、入力信号端子１．２に加えられ
た゛市川に比例した電圧の出力信号Ｏを出力する。

しかしながら、クロック信号Ｐの周波数が高い場合（第
７図（ｂ））、図示Ｉで示す区間ではまだ十分に放電が
行なわれておらず、したがって出力信号Ｏの電圧は入力
電圧に比例せず、ラッチ動作時にどちらの極性の電圧に
なっていたかに左右されてしまう。

つまり、小さな入力電圧に対しては、負荷抵抗４０．４
１の抵抗値と比較トランジスタｌＯ１ｌ３およびラッチ
トランジスタ１１．１２のコレクタ容量とで決まる時定
数による放電区間を十分に過ぎなければ、入力電圧に正
確に比例した電圧が出力信号端子５．６に得られない、
ところが、クロック信号Ｐの周波数が高い場合は、放電
区間を過ぎる前にクロック信号Ｐのレベルが変わってし
まうため、結局、安定した出力信号を得られないことと
なる。

そこで、上述した本実施例では、コモンベース用トラン
ジスタ１８．１９を設けることにより負荷抵抗４０．４
１の抵抗値を小さくして時定数を下げ、その結果、放電
区間すなわちヒステリシスの幅を狭くして、高い周波数
のクロック信号であっても正確な出力信号を得ることを
可能とした。

また、本実施例においては、トランジスタ３０．３１，
３２．３３等から構成されたプリアンプが追加されてい
るため、比較器全体の入力点で評価した場合のヒステリ
シスの幅も当該プリアンプの利１１）分だけ小さくなる
。

第６図において、特性−２は本実施例の比較器の実測デ
ータである。なお、トランジスタ１０〜１３の容量は特
性−１のときと同一のものを用いた。

このデータかられかるように、クロック信号の周波数が
ｌ　Ｍ　Ｈｚ〜５　Ｍ　Ｈｚの間では、前記特性−１に
比べ不確定幅が狭くなっている。これは、トランジスタ
３０，３１，３２．３３等から構成されたプリアンプに
よる作用効果である。また。

クロック信号の周波数が５ＭＨｚ〜３０ＭＨｚ、特に２
０ＭＨｚ周辺で大幅に改善されているのは、上記プリア
ンプおよびコモンベース用トランジスタ１８．１９を設
けたことによる作用効果である。

第２図は第二の実施例に係る比較器を示す回路図である
。なお、先に示した第１図、第３図と回一部分には同一
符号を付し、その部分の詳細な説明は省略する。

本実施例は、前記第一の実施例の比較器（第１図）のプ
リアンプ３０．３１、抵抗４３゜４４．４５．４６で構
成された差動増幅回路（以下、「第一の差動増幅回路」
という）の後段に。

トランジスタ３４，３５．抵抗４７．４８で構成された
第二差動増幅回路を設けた構成としたものである。

前記第一の実施例の比較器において、高い周波数のクロ
ック信号に対し不確定幅を十分狭くしようとして、プリ
アンプの利得を大きくすると、プリアンプの周波数特性
を十分伸ばせないという問題が生じる。したがって、高
速波形の入力信号を高速クロック信号で判定しようとし
た場合に、プリアンプの周波数特性が不十分のため波形
歪を生じ正確な判定ができなくなる０本実施例はこのよ
うな問題を解消し、高速クロック信号を用いても不確定
幅が狭く、かつ高速波形の入力信号に対しても正確な判
定を行ない得るようにしたものである。

トランジスタ３４，３５、抵抗４７．４８からなる第二
の差動増幅回路においては、トランジスタ３４．３５の
それぞれのコレクタからベースへトランジスタ３６．３
７．抵抗５０．５１によって電圧帰還がかけられている
。このため第二の差動増幅回路の周波数特性は広くかつ
利得も小さい、利得は小さいが、差動トランジスタ３４
゜３５のエミッタには直列にエミッタ抵抗が入っていな
いため、入力信号にかなりのアンバランスがあっても比
較トランジスタ１０．１３のベースへ出力される信号の
バランス性は大幅に数片される。

さらに、電圧帰還の効果として人力の等価抵抗が低下し
ているので、第一の差動増幅回路の各トランジスタ３０
．３１のコレクタに低い高周波抵杭の負荷を付けたもの
と等価となり、第一の差動増幅回路のコレクタ負荷抵抗
とコレクタ容量とにより決定される時定数を小さくする
ことができ。

第一の差動増幅回路の周波数特性も改善される。

一方、トランジスタ３０，３１、抵抗４３゜４４．４５
．４６からなる第一の差動増幅回路ではトランジスタ３
０．３１のエミッタに直列に抵抗４５．４６が挿入され
ている。このため、負荷に等価的に高周波抵抗が低い負
荷が接続されたこととあいまって広帯域の周波数特性と
低い利得とが実現される。

信号入力端子１または２に加えられたアンバランス高周
波信号は第一の差動増幅回路である程度バランスモード
に変換されるが、第一の差動増幅回路はエミッタ抵抗４
５．４６が存在するためコレクタ抵抗４３．４４に得ら
れる出力レベルには差が存在する。

このレベルの差は第二〇差動増幅回路で均一化されて同
一レベルで１８０度位相の異った信号が比較トランジス
タ１０．１３のベースに得られる。

かくして１本実施例の比較器によれば、高速クロック信
号を用いても不確定幅が狭く、かつ高速波形の入力信号
に対しても正確な判定を行なうことができる。

なお、第２図において、トランジスタ３６゜３７のエミ
ッタフロアは大きな負帰還をかけたとさもトランジスタ
３４．３５のコレクタ、ベース間のバイアスを確保する
働きをしている。

［発明の効果］ 以上説明したように本発明は、入力信号増幅用差動増幅
回路とラッチ回路とにおけるそれぞれコレクタが共通接
続されたトランジスタのコレクタ抵抗に、コモンベース
用トランジスタを各々接続し、かつ、上記コモンベース
用トランジスタを通してラッチ回路の正帰還ループを形
成した構成としたので、上記コレクタ抵抗の抵抗値を小
さくしでラッチ時に保存していた電圧の放電を急速に行
ない得、その結果、高速クロック動作時のしステリシス
の幅を狭くして当該動作時にも高精度な比較動作を行な
い得る効果がある。

また、入力信号増幅用差動増幅回路の前段に、さらに差
動増幅回路を組合せた場合、高速クロック動作時のヒス
テリシスの幅を狭くするとともに、低速クロック動作時
のノイズによる不確定幅をも十分小さくできる。

さらに、入力信号増幅用差動増幅回路の前段に組合せる
差動増幅回路を、エミッタ電流帰還のかけられた第一の
差動増幅回路と、この第一の差動増幅回路のコレクタ差
動出力を差動入力とし、かつコレクターベース間に電圧
帰還のかけられた第二の差動増幅回路とを備えた構成に
した場合。

上記各効果に加えて高速波形の入力信号を高速クロック
動作にて正確に比較判定し得るという効果がある。　特
に１本発明の比較器はモノリシックＩＣとして製作した
場合に、より高速特性が実現できるためｍ！Ｉな効果が
ある。また、本発明の比較器を用いて全並列！！！Ａ／
Ｄ＊換器をモノリシックＩＣとして実現すると、高速信
号を速やかかつ正確にディジタル信号に変換できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例に係る比較器を示す回路
図、第２図は本発明の第二の実施例に係る比較器を示す
回路図、第３図、第４図はそれぞれ従来の比較器を示す
回路図、第５図は比較器ののヒステリシス特性図、第６
図は不確定幅の実測データを示す図、第７ｖ４（ａ）は
クロック信号の周波数が低いときの電圧波形図、第７Ｉ
ｉ４（ｂ）はクロック信号の周波数が高いときの電圧波
形図である。 ｌ、２二入力信号端子 ３．４：クロック入力端子 ５．６：出力端子　　　　　　　　７：電源端子１０，
１３：比較トランジスタ １１．１２：ラッチトランジスタ １４．１５：ｖＪ換トランジスタ １８．１９：コモンベース用トランジスタ４０．４１：
コレクタ抵抗

Claims (1)

【特許請求の範囲】
1. 入力信号増幅用トランジスタ差動増幅回路と、正帰還の
   かかったトランジスタ差動増幅回路を含むラッチ回路と
   、クロック信号にもとづき上記入力信号増幅用トランジ
   スタ差動増幅回路または上記ラッチ回路のいずれか一方
   に定電流源からの電流を切り換えて流す切換用トランジ
   スタ差動増幅回路とを備え、上記入力信号増幅用トラン
   ジスタ差動増幅回路と上記ラッチ回路とにおける互いに
   対の関係にあるトランジスタのコレクタをそれぞれ接続
   し、かつその接続点と当該トランジスタのコレクタ抵抗
   との間にコモンベース用トランジスタを設けるとともに
   、上記コモンベース用トランジスタを通して上記ラッチ
   回路の正帰還ループを形成したことを特徴とする比較器
   。