JPH0240541Y2 - - Google Patents
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- Publication number
- JPH0240541Y2 JPH0240541Y2 JP11413082U JP11413082U JPH0240541Y2 JP H0240541 Y2 JPH0240541 Y2 JP H0240541Y2 JP 11413082 U JP11413082 U JP 11413082U JP 11413082 U JP11413082 U JP 11413082U JP H0240541 Y2 JPH0240541 Y2 JP H0240541Y2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistors
- differential amplifier
- transistor
- circuit
- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
【考案の詳細な説明】
〔考案の技術分野〕
本考案はピーク検波回路に係わり、特に検波出
力をACC、AGC回路等に用いるピーク検波回路
に関する。
力をACC、AGC回路等に用いるピーク検波回路
に関する。
従来、ピーク検波回路はFM信号、もしくはカ
ラーバースト信号等のＰ−Ｐ値を規定値に保つた
めに用いられ、検波出力はACC回路等に送出さ
れる。通常この回路は第１図に示すごとく差動増
幅器４、ピーク検波器５及び比較器６で構成さ
れ、入力信号Viは端子１ａ，１ｂに入力され、
検波出力Voを端子２に出力する。
ラーバースト信号等のＰ−Ｐ値を規定値に保つた
めに用いられ、検波出力はACC回路等に送出さ
れる。通常この回路は第１図に示すごとく差動増
幅器４、ピーク検波器５及び比較器６で構成さ
れ、入力信号Viは端子１ａ，１ｂに入力され、
検波出力Voを端子２に出力する。
また第２図においては入力信号Viを入力端子
８を介して差動増幅器１０に入力し、検波出力
Voを端子９から出力する。
８を介して差動増幅器１０に入力し、検波出力
Voを端子９から出力する。
第１図並びに第２図のピーク検波回路に対し、
本出願人は先に実願昭56−18961号にて第３図に
示すピーク検波回路を提案した。このピーク検波
回路は差動増幅器１１及び１２で構成され、入力
信号Viは端子１３に入力され検波出力Voを端子
１４に出力する。抵抗R2の抵抗値がR1より大の
ときは第４図Ａに示すごとく、トランジスタQ3
のベースレベルL1がQ4のベースレベルL2より低
くなつている。抵抗R2を一定にして抵抗R1の抵
抗値を増加するとベースレベルL1はバイアス電
圧Ebに接近する。従つてベースレベルL2とL1の
レベル間隔を １／２Ｉ（R2−R1） ……(1) 但し、Ｉは差動増幅器１１の定電流 (1)式に示す数値とすると、トランジスタQ3の
コレクタ出力は第４図Ｂに示す波形となり、第４
図Ｃに示す検波出力Voを端子１４に得ることが
出来る。
本出願人は先に実願昭56−18961号にて第３図に
示すピーク検波回路を提案した。このピーク検波
回路は差動増幅器１１及び１２で構成され、入力
信号Viは端子１３に入力され検波出力Voを端子
１４に出力する。抵抗R2の抵抗値がR1より大の
ときは第４図Ａに示すごとく、トランジスタQ3
のベースレベルL1がQ4のベースレベルL2より低
くなつている。抵抗R2を一定にして抵抗R1の抵
抗値を増加するとベースレベルL1はバイアス電
圧Ebに接近する。従つてベースレベルL2とL1の
レベル間隔を １／２Ｉ（R2−R1） ……(1) 但し、Ｉは差動増幅器１１の定電流 (1)式に示す数値とすると、トランジスタQ3の
コレクタ出力は第４図Ｂに示す波形となり、第４
図Ｃに示す検波出力Voを端子１４に得ることが
出来る。
入力信号Viの一周期は（＋）側と（−）側に
ピークを持つているがこのピーク検波回路では片
方のピークを検波（半波検波）するようになつて
いるから検波効率が悪い。
ピークを持つているがこのピーク検波回路では片
方のピークを検波（半波検波）するようになつて
いるから検波効率が悪い。
本考案は上述した点に鑑みなされたもので、入
力信号の全波のピークを検波することにより検波
効率の良いピーク検波回路を形成し提供すること
を目的とする。
力信号の全波のピークを検波することにより検波
効率の良いピーク検波回路を形成し提供すること
を目的とする。
本考案は信号が入力される第１及び第２のトラ
ンジスタからなる第１の差動増幅器を設けてあ
る。第１のトランジスタのコレクタ電流を分流し
て第１，第２の電流を得、更に第２のコレクタ電
流を分流して第３，第４の電流を得るようになつ
ている。第１，第４の電流側にはそれぞれ等しい
抵抗値の負荷抵抗が、第２，第３の電流側にはそ
れぞれ等しく前記抵抗値とは異なる抵抗値の負荷
抵抗が接続されている。第１のコレクタ電流側が
入力信号に対して同相側として動作する側とする
と、第３，第４の電流による負荷抵抗両端は同相
側、第１，第２の電流による負荷抵抗両端電圧は
逆相側となる。従つて、同相、逆相同士、即ち第
２と第４、第１と第３との負荷電圧を組合せて、
同相と逆相のピークが接するよう夫々の負荷抵抗
の大小を定めると入力信号の一方のピークと他方
のピークとを検波することが出来る。このように
両波検波するため、第１と第３の電流に係わる第
３と第５のトランジスタの夫々のコレクタを第２
の差動増幅器の第７，第８のトランジスタのベー
スに接続し、更に、第２と第４の電流に係わる第
４と第６のトランジスタの夫々のコレクタを第３
の差動増幅器の第10，第９のトランジスタのベー
スに接続してある。
ンジスタからなる第１の差動増幅器を設けてあ
る。第１のトランジスタのコレクタ電流を分流し
て第１，第２の電流を得、更に第２のコレクタ電
流を分流して第３，第４の電流を得るようになつ
ている。第１，第４の電流側にはそれぞれ等しい
抵抗値の負荷抵抗が、第２，第３の電流側にはそ
れぞれ等しく前記抵抗値とは異なる抵抗値の負荷
抵抗が接続されている。第１のコレクタ電流側が
入力信号に対して同相側として動作する側とする
と、第３，第４の電流による負荷抵抗両端は同相
側、第１，第２の電流による負荷抵抗両端電圧は
逆相側となる。従つて、同相、逆相同士、即ち第
２と第４、第１と第３との負荷電圧を組合せて、
同相と逆相のピークが接するよう夫々の負荷抵抗
の大小を定めると入力信号の一方のピークと他方
のピークとを検波することが出来る。このように
両波検波するため、第１と第３の電流に係わる第
３と第５のトランジスタの夫々のコレクタを第２
の差動増幅器の第７，第８のトランジスタのベー
スに接続し、更に、第２と第４の電流に係わる第
４と第６のトランジスタの夫々のコレクタを第３
の差動増幅器の第10，第９のトランジスタのベー
スに接続してある。
以下、本考案によるピーク検波回路に一実施例
を第５図により詳述する。
を第５図により詳述する。
ピーク検波回路は第１の差動増幅器１７、第１
電流分流回路１８、第２電流分流回路１９、第２
の差動増幅器２０、第３の差動増幅器２１及び積
分回路２２で構成されている。入力信号Viは端
子１５から入力される端子１６から検波出力Vo
を出力する。
電流分流回路１８、第２電流分流回路１９、第２
の差動増幅器２０、第３の差動増幅器２１及び積
分回路２２で構成されている。入力信号Viは端
子１５から入力される端子１６から検波出力Vo
を出力する。
第１の差動増幅器１７はトランジスタQ1とQ2
で構成され、入力信号Viは入力端子１５、コン
デンサC1を介してトランジスタQ1のベースへ入
力される。トランジスタQ1とQ2のベースは抵抗
R7により接続され、トランジスタQ2のベースは
バイアス電源E1と接続されている。トランジス
タQ1のコレクタはピン１７ａを介して第１電流
分流回路１８に設けられたトランジスタQ3，Q4
の共通エミツタと接続されている。更に、トラン
ジスタQ2のコレクタはピン１７ｂを介して第２
電流分流回路１９に設けられたトランジスタQ5，
Q6の共通エミツタと接続されている。又、トラ
ンジスタQ1，Q2のエミツタは抵抗R5，R6を介し
て定電流源２３と接続される。
で構成され、入力信号Viは入力端子１５、コン
デンサC1を介してトランジスタQ1のベースへ入
力される。トランジスタQ1とQ2のベースは抵抗
R7により接続され、トランジスタQ2のベースは
バイアス電源E1と接続されている。トランジス
タQ1のコレクタはピン１７ａを介して第１電流
分流回路１８に設けられたトランジスタQ3，Q4
の共通エミツタと接続されている。更に、トラン
ジスタQ2のコレクタはピン１７ｂを介して第２
電流分流回路１９に設けられたトランジスタQ5，
Q6の共通エミツタと接続されている。又、トラ
ンジスタQ1，Q2のエミツタは抵抗R5，R6を介し
て定電流源２３と接続される。
第１電流分流回路１８はトランジスタQ3，Q4
で構成され、トランジスタQ3，Q4の夫々のコレ
クタは抵抗R1，R2を介して電源Vccと接続して
ある。ピン１７ａから入力されるコレクタ電流は
抵抗R1，R2により第１，第２の電流i1，i2に分流
される。夫々の出力はピンP1，P2からトランジ
スタQ7，Q10のベースにベースレベルL7，L10（L7
＜L10）として印加される。位相は入力信号Viと
逆相である。
で構成され、トランジスタQ3，Q4の夫々のコレ
クタは抵抗R1，R2を介して電源Vccと接続して
ある。ピン１７ａから入力されるコレクタ電流は
抵抗R1，R2により第１，第２の電流i1，i2に分流
される。夫々の出力はピンP1，P2からトランジ
スタQ7，Q10のベースにベースレベルL7，L10（L7
＜L10）として印加される。位相は入力信号Viと
逆相である。
第２の電流分流回路１９はトランジスタQ5，
Q6で構成され、夫々のコレクタは抵抗R3，R4を
介して電源Vccと接続してある。ピン１７ｂのコ
レクタ電流は抵抗R3，R4により第３，第４の電
流i3，i4に分流される。夫々の出力はピンP3，P4
からトランジスタQ8，Q9のベースにベースレベ
ルL8，L9（L8＞L9）として印加する。位相は入力
信号Viと同相である。
Q6で構成され、夫々のコレクタは抵抗R3，R4を
介して電源Vccと接続してある。ピン１７ｂのコ
レクタ電流は抵抗R3，R4により第３，第４の電
流i3，i4に分流される。夫々の出力はピンP3，P4
からトランジスタQ8，Q9のベースにベースレベ
ルL8，L9（L8＞L9）として印加する。位相は入力
信号Viと同相である。
第２の差動増幅器２０はトランジスタQ7，Q8
で構成されピンP1から逆相の号、ピンP3から同
相の信号を夫々のベースに受ける。動作レベルは
ベースレベルL7，L8（L7＜L8）である。トランジ
スタQ7のコレクタから積分回路２２に出力する。
で構成されピンP1から逆相の号、ピンP3から同
相の信号を夫々のベースに受ける。動作レベルは
ベースレベルL7，L8（L7＜L8）である。トランジ
スタQ7のコレクタから積分回路２２に出力する。
第３の差動増幅器２１はトランジスタQ9，Q10
で構成され、ピンP4から同相の信号、ピンP2か
ら逆相の信号を夫々のベースに受ける。動作レベ
ルはベースレベルL9，L10（L9＜L10）である。ト
ランジスタQ9のコレクタから積分回路２２に出
力する。
で構成され、ピンP4から同相の信号、ピンP2か
ら逆相の信号を夫々のベースに受ける。動作レベ
ルはベースレベルL9，L10（L9＜L10）である。ト
ランジスタQ9のコレクタから積分回路２２に出
力する。
第２，第３の差動増幅器２０，２１の共通エミ
ツタは抵抗R9、あるいはR10を介して定電流源２
４ａ，２４ｂと接続されている。
ツタは抵抗R9、あるいはR10を介して定電流源２
４ａ，２４ｂと接続されている。
積分回路２２はコンデンサC2によりトランジ
スタQ7，Q9のコレクタから出力される信号を積
分し、端子１６から検波出力Voを出力する。
スタQ7，Q9のコレクタから出力される信号を積
分し、端子１６から検波出力Voを出力する。
抵抗R1，R2，R3，R4の抵抗値は
R1＝R4＞R2＝R3 ……(2)
(2)式のように定め且つ、入力信号Viの所望の
ピークと対応する数値とする。図中符号R7，R8
は抵抗、E2はトランジスタQ3〜Q6のバイアス電
源である。なお符号のQ1〜Q10の添字1〜10は、第
１のトランジスタ〜第10のトランジスタを示す。
又、符号R1〜R4の添字1〜4は夫々、第１の電流
〜第４の電流を形成することを示す。
ピークと対応する数値とする。図中符号R7，R8
は抵抗、E2はトランジスタQ3〜Q6のバイアス電
源である。なお符号のQ1〜Q10の添字1〜10は、第
１のトランジスタ〜第10のトランジスタを示す。
又、符号R1〜R4の添字1〜4は夫々、第１の電流
〜第４の電流を形成することを示す。
つぎに回路の動作を説明する。
入力信号Viは第６図Ａに示す波形で端子１５
に入力される。入力信号Viの一方の半波側のピ
ーク即ち（＋）側では第６図Ｂに示すごとくトラ
ンジスタQ9は低いレベルのベースレベルL9で動
作する。信号は同相側であるから、トランジスタ
Q10の高いレベルのベースレベルL9で動作する逆
相側の信号とでピーク検波を行なう。
に入力される。入力信号Viの一方の半波側のピ
ーク即ち（＋）側では第６図Ｂに示すごとくトラ
ンジスタQ9は低いレベルのベースレベルL9で動
作する。信号は同相側であるから、トランジスタ
Q10の高いレベルのベースレベルL9で動作する逆
相側の信号とでピーク検波を行なう。
同様にして他方の半波側のピーク即ち（−）側
は第６図Ｃに示すごとく低いレベルのベースレベ
ルL7と高いレベルのベースレベルL8で動作する
トランジスタQ7，Q8でピーク検波する。
は第６図Ｃに示すごとく低いレベルのベースレベ
ルL7と高いレベルのベースレベルL8で動作する
トランジスタQ7，Q8でピーク検波する。
ピーク検波の巾（L9とL10，L7とL8とのレベル
差）は １／４I1（R1−R2） ……(3) 但し、I1は定電流源２３の定電流(3)式に示すと
おりである。
差）は １／４I1（R1−R2） ……(3) 但し、I1は定電流源２３の定電流(3)式に示すと
おりである。
全波検波された検波出力Voは第６図Ｄに示す
波形で端子１４から出力される。
波形で端子１４から出力される。
第７図にACC回路にピーク検波回路２６を適
用した一実施例を示す。ACC回路の制御増幅器
２５の出力は入力信号Viとしてピーク検波回路
２６に入力され、検波出力Voを制御増幅器２５
に帰還する。このACC出力制御レベルは(3)式に
示す数値に比例したレベルとなる。
用した一実施例を示す。ACC回路の制御増幅器
２５の出力は入力信号Viとしてピーク検波回路
２６に入力され、検波出力Voを制御増幅器２５
に帰還する。このACC出力制御レベルは(3)式に
示す数値に比例したレベルとなる。
本考案のピーク検波回路は第１の差動増幅器に
入力された信号を第１，第２の電流分流回路で得
た第１，第２，第３及び第４の電流による負荷電
流をベースバイアスとする第２，第３の差動増幅
器で検波するよう構成してあるから、簡単な回路
構成で全波検波が行なえる特長を有している。こ
のため、検波効率が良く、且つ、各入力波形のピ
ークに対するレスポンス特性を改善することが出
来る。
入力された信号を第１，第２の電流分流回路で得
た第１，第２，第３及び第４の電流による負荷電
流をベースバイアスとする第２，第３の差動増幅
器で検波するよう構成してあるから、簡単な回路
構成で全波検波が行なえる特長を有している。こ
のため、検波効率が良く、且つ、各入力波形のピ
ークに対するレスポンス特性を改善することが出
来る。
第１図、第２図及び第３図は従来のピーク検波
回路の回路図、第４図は第３図の各部の波形を示
す波形図、第５図は本考案になるピーク検波回路
の一実施例を示す回路図、第６図は第５図の各部
の波形を示す波形図、第７図は第５図のピーク検
波回路をACC回路に適用した一実施例を示すブ
ロツク図である。 図中符号、１７は第１の差動増幅器、１８，１
９は第１，第２の電流分流回路、２０，２１は第
２，第３の差動増幅器、２２は積分回路、Q1〜
Q10はトランジスタ、R1〜R4は第１〜第４の電流
に係わる抵抗である。
回路の回路図、第４図は第３図の各部の波形を示
す波形図、第５図は本考案になるピーク検波回路
の一実施例を示す回路図、第６図は第５図の各部
の波形を示す波形図、第７図は第５図のピーク検
波回路をACC回路に適用した一実施例を示すブ
ロツク図である。 図中符号、１７は第１の差動増幅器、１８，１
９は第１，第２の電流分流回路、２０，２１は第
２，第３の差動増幅器、２２は積分回路、Q1〜
Q10はトランジスタ、R1〜R4は第１〜第４の電流
に係わる抵抗である。
Claims (1)
- 信号が入力される第１及び第２のトランジスタ
からなる第１の差動増幅器と、第１のトランジス
タのコレクタ電流を第１の電流並びに第２の電流
に分流すべく設けられた第３，第４のトランジス
タからなる第１の電流分流回路と、第２のトラン
ジスタのコレクタ電流を第３の電流並びに第４の
電流に分流すべく設けられた第５，第６のトラン
ジスタからなる第２の電流分流回路と、第１及び
第４の電流の流路にそれぞれ設けられた値の等し
い第１及び第４の抵抗と、第２及び第３の電流の
流路にそれぞれ設けられ、値が等しくかつ第１及
び第４の抵抗とは値の異なる第２及び第３の抵抗
と、信号の一方のピークを検出すべく、ベースが
前記第１，第３の電流に係わる第３，第５のトラ
ンジスタの夫々のコレクタと接続されている第
７，第８のトランジスタからなる第２の差動増幅
器と、信号の他方のピークを検出すべく、ベース
が前記第２，第４の電流に係わる第４，第６のト
ランジスタの夫々のコレクタと接続されている第
10，第９のトランジスタからなる第３の差動増幅
器とを具備し、共通エミツタ電流の等しい第２，
第３の差動増幅器の第７，第９のトランジスタあ
るいは第８，第10のトランジスタのコレクタ出力
と電源間に接続された積分回路により検波出力を
得るよう構成したことを特徴とするピーク検波回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11413082U JPS5920165U (ja) | 1982-07-29 | 1982-07-29 | ピ−ク検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11413082U JPS5920165U (ja) | 1982-07-29 | 1982-07-29 | ピ−ク検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5920165U JPS5920165U (ja) | 1984-02-07 |
| JPH0240541Y2 true JPH0240541Y2 (ja) | 1990-10-29 |
Family
ID=30263940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11413082U Granted JPS5920165U (ja) | 1982-07-29 | 1982-07-29 | ピ−ク検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920165U (ja) |
-
1982
- 1982-07-29 JP JP11413082U patent/JPS5920165U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5920165U (ja) | 1984-02-07 |
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