JPS62199120A - 位相同期回路の引込時間短縮方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は位相同期回路の引込時間短縮方式に関し、特に
、過渡応答時の引込時間を短縮する方式１式％ （従来の技術） 第２図は一般的な位相同期（Ｐ　Ｌ　Ｌ）回路のブロッ
ク図であり、ＰＬＬ回路は位相比較回路１．ループフィ
ルタ２及び電圧制御発振器（ＶＣＯ）３から構成される
。特開昭５９−２２８４３号公報に開示された従来の引
込時間短縮方式を適用した回路図を第３図に示す、同図
に示すように、ループフィルタ２を抵抗Ｒ１，Ｒ，及び
コンデンサＣから成り時定数の大きい通常のラグリード
フィルタ（Ｌ、Ｐ、Ｆ）に対し、抵抗Ｒ２とコンデンサ
Ｃの接続点に一端が接続される抵抗Ｒ４の他端に、電圧
Ｖを抵抗Ｒ９とＲ６で分圧したｖ３をスイッチ４を介し
て印加するように構成されている。

この従来方式では、電源投入直後、スイッチ４を抵抗Ｒ
４側に接続し１時定数の非常に短い回路（ｖｔ＝Ｒ４Ｃ
）４ｍより、ＶＣＯ３の入力ＬｍＶＣＯ３の引込み周波
数範囲内の電圧Ｖ、をＶＣＯ３の初期引込時間より短い
間印加することにより、ＰＬＬ回路の初期引込時間の短
縮を図っている。その後は、スイッチ４を開放して通常
のラグリードフィルタで動作させるものである。

（発明が解決しようとする問題点） しかしながら１以上述べた従来方式では、ｖＣｏ３の制
御電圧Ｖｃに正しく追随させるものでないため、電源投
入時のような限定された場合にだけしか適用できないと
いう欠点があった。

本発明は１以上の述べた欠点を除去し、過渡応答時の引
込時間を短縮することが可能な位相同期回路の引込時間
短縮方式を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために１位相比較器の出
力を平滑化して電圧制御発振器に制御電圧を与えるルー
プフィルタを備えた位相同期回路において、前記ループ
フィルタが、第１のコンデ゛　ンサ及びこれより容量の
大きな第２のコンデンサの選択により時定数の切換を可
能にするように設けられ、位相が同期するまでは第１の
コンデンサを選択すると共に、第２のコンデンサの両端
の電圧を第１のコンデンサの両端の電圧に追従させ。

位相が同期したときには第２のコンデンサを選択する位
相同期回路の引込時間短縮方式である。

（作用） 本発明によれば１以上のように位相同期回路の引込時間
短縮方式を構成したので、次のように作用する。位相が
同期するまでは小さい容量の第１のコンデンサを選択し
て時定数を小さくすることにより、応答速度を速くする
ように作用する。これと同時に、ループフィルタ（例え
ばラグリートフィルタ）から切り離されている第２のコ
ンデンサの両端の電圧（充電又は放電電圧）を制御電圧
に対応する第１のコンデンサの両端の電圧（充電又は放
電電圧）に正確に追随させることにより、第２のコンデ
ンサをループフィルタに接続したときに新たに充電又は
放電する時間が不要となるように作用する。このため、
位相が同期したときに。

大きい容量の第２のコンデンサを選択して時定数を大き
くしたときにも応答速度を速くするように作用する。従
って、ループフィルタの時定数が大きい場合でも、過渡
応答時の引込時間を短縮することができる。

（実施例） 第１図は本発明の方式を適用した一実施例の回路図であ
って、第２図のループフィルタ２に引込時間短縮機能を
付加したものである。また１本実施例の回路では位相が
同期したか否かを示すＬＤ信号を使用するため、第２図
の位相比較器１としてＬ　Ｄ　（Ｌ　ｏｃｋ　Ｄ　ｅｔ
ａｃｔ）機能を有するものを使用し、位相比較器１より
ＬＤ信号を得ている。第１図において、Ｒ１９Ｒ２は抵
抗、Ｃ１，Ｃ，はコンデンサで、Ｃ工く〈Ｃ２となる関
係の容量を持つ。５は電圧比較器、６ａ、６ｂ、６ｃは
スイッチ、７ａ、７ｂはインバータ、８ａ、８ｂはアン
ドゲートであるｓ９ａは位相比較器１の出力Ｐｃを入力
する入力端子、９ｂは位相比較器１からのＬＤ信号を入
力する入力端子こ９ｃは抵抗Ｒ１とＲ２の接続点より得
られる制御電圧Ｖｃを第２図のＶＣＯ３へ出力する出力
端子である。

抵抗Ｒ，，Ｒ，及びコンデンサＣ□は入力端子９ａとア
ースの間に直列に接続されて時定数の小さいラグリード
フィルタを構成する。抵抗Ｒ２とコンデンサＣ□の接続
点は、入力端子９ｂからのＬＤ信号を切換のための制御
信号とするスイッチ６ａを介して、一端がアースされる
コンデンサｃ２の他端に接続されている。コンデンサＣ
２のプラス側にはアンドゲート８ａ、８ｂの出力を各々
切換のための制御信号とし、アースに接続する放電用の
スイッチ６ｃと、充電電源電圧Ｖｒに接続する充電用の
スイッチ６ｃとが接続されている。電圧比較器５は非反
転端子に入力されるコンデンサＣ工の両端の電圧Ｖ□と
、反転端子に入力されるコンデンサＣ２の両端の電圧ｖ
２とを比較し、その出力をアンドゲート８ｂの一方の入
力端子に、インｌ＜　−タフｂを介してアンドゲート８
ａの一方の入力端子にそれぞれ入力している。アンドゲ
ート８ａ、８ｂの他方の入力端子には入力端子９ｂから
のＬＤ信号がインバータ７ａを介して入力される。

次に動作を説明する６ ０ツク（同期）していないときには、入力端子９ｂに入
力されるＬＤ信号はｕ　Ｌ　ｕとなり、スイッチロａを
開放にして容量の小さいコンデンサＣ１を選択すること
により時定数の小さいラグリードフィルタとなり、応答
速度を速くするにれと同時に、アンドゲート８ａ、８ｂ
をＯＮにして、電圧比較器５及びスイッチ６ｂ、６ｃに
よりコンデンサＣ２の充放電電圧ｖ２をコンデンサ口工
の充放電電圧ｖ１に追随させる動作を行う。即ち、コン
デンサＣ１の電圧Ｖ工とコンデンサＣ２の電圧ｖ２を電
圧比較器５で比較し、コンデンサＣ２の電圧ｖ２が低い
場合には電圧比較器５の出力がａｔＨ”となり、アンド
ゲート８ｂの出力が“Ｈｔｔとなるのでスイッチ６ｃが
閉じてコンデンサＣ２は充電電源電圧Ｖｒにより急速に
充電される。逆に、コンデンサＣ２の電圧ｖ２が高い場
合には電圧比較器５の出力が“Ｌ”となりアンドゲート
８ａの出力がＨ”となるので、スイッチ６ｂが閉じてコ
ンデンサＣ２は急速に放電される。この結果、スイッチ
６ａが開放状態の間でもコンデンサＣ２の電圧ｖ２はコ
ンデンサＣ１の電圧ｖ１に正確に追随することになる。

従って、スイッチ６ａを閉じたときにコンデンサＣ２を
あらためて充電又は放電するための時間が不要となり、
応答速度を速くすることができる。

次にロックしたときにはＬＤ信号は“Ｈ”となるのでス
イッチ６ａは閉じてコンデンサＣ□にコンデンサＣ３が
並列に接続される。この結果、抵抗Ｒ工、Ｒ２及びコン
デンサＣ□ｔ　Ｃ２で形成されるラグリードフィルタは
時定数の大きいものとなる。

このように１本実施例によれば位相が同期していない場
合には小さい容量のコンデンサ口工により時定数を小さ
くして応答速度を速くすると共に、付加する大きい容量
のコンデンサＣ２の電圧ｖ２をコンデンサＣ１の電圧ｖ
１に追随させることにより、位相が同期したときに、コ
ンデンサＣ２を付加して時定数を大きくした場合にも応
答速度を速くすることができる。従って、過渡応答時の
引込時間を短縮することが可能となる。

（発明の効果） 以上説明したように本発明によれば、ループフィルタの
時定数が大きい場合でも制御電圧に正確に追随した時定
数の切換を行っているので、電源投入時のような特殊な
場合だけでなく、シンセサイザの周波数チャンネル切換
時のような過渡応答時にも引込時間を短縮できる。従っ
て、シンセサイザ型の電圧制御発振器を使用して低域ま
でＦＭ変調特性を拡大し、しかも応答速度を速くしたい
ときに有効である。

【図面の簡単な説明】 第１図は本発明の方式を適用した実施例の回路図、第２
図は一般的なＰＬＬ回路のブロック図、第３図は従来の
方式を適用した回路図である。 １・・・位相比較器、２・・・ループフィルタ、３・・
・電圧制御発振器（ＶＣＯ）、５・・・電圧比較器。 ６　ａ、　６　ｂ、　６　ｃ−スイッチ、７ａ、７ｂ−
インバータ。 ８ａ、８ｂ・・・アンドゲート＋　９ａ、９ｂ・・・入
力端子。 ９ｃ・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 位相比較器の出力を平滑化して電圧制御発振器に制御電
   圧を与えるループフィルタを備えた位相同期回路におい
   て、 前記ループフィルタが、第１のコンデンサ及びこれより
   容量の大きな第２のコンデンサの選択により時定数の切
   換を可能にするように設けられ、位相が同期するまでは
   第１のコンデンサを選択すると共に、第２のコンデンサ
   の両端の電圧を第１のコンデンサの両端の電圧に追随さ
   せ、 位相が同期したときには第２のコンデンサを選択するこ
   とを特徴とする位相同期回路の引込時間短縮方式。