JPS62197853A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
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- JPS62197853A JPS62197853A JP3912186A JP3912186A JPS62197853A JP S62197853 A JPS62197853 A JP S62197853A JP 3912186 A JP3912186 A JP 3912186A JP 3912186 A JP3912186 A JP 3912186A JP S62197853 A JPS62197853 A JP S62197853A
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- Japan
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- port
- ram
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- 238000000034 method Methods 0.000 abstract description 3
- 230000004044 response Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ転送回路に係り、特に制御卸装置置間、
例工ばマイクロプロセッサ間のデータ転送を高速に行な
うデータ転送回路に関する。
例工ばマイクロプロセッサ間のデータ転送を高速に行な
うデータ転送回路に関する。
外部からデータを受信し、この受信データを画像表示す
るシステムとして、例えば文字放送システム、ビデオテ
ックスシステムがある。このうち文字放送システムはテ
レビジ冒ン信号の垂直帰線期間内で今まで無信号部分で
あった水平走査期間これらデータの伝送速度が遅い場合
には、単一マイクロプロセッサ（以’ＦＣＰＵという）
を用いて受信処理や画像処理を行なうことが出来る。し
かし、データの伝送速度が速くなった場合、単一のＣＰ
Ｕでは、ＣＰＵの動作速度の制限から処理しきれない状
態が発生する。そこで、データ受信専用のＣＰＵ、画像
処理専用のＣＰＵのように複数のＣＰＵを用いて、見か
け上Ｃ，Ｐ Ｕの処理能力を向上させることが考えられ
た。この場合、データ受信を行なうＣＰＵは、受信した
データを画像処理を行なうＣＰＵへ転送する必要がある
。
るシステムとして、例えば文字放送システム、ビデオテ
ックスシステムがある。このうち文字放送システムはテ
レビジ冒ン信号の垂直帰線期間内で今まで無信号部分で
あった水平走査期間これらデータの伝送速度が遅い場合
には、単一マイクロプロセッサ（以’ＦＣＰＵという）
を用いて受信処理や画像処理を行なうことが出来る。し
かし、データの伝送速度が速くなった場合、単一のＣＰ
Ｕでは、ＣＰＵの動作速度の制限から処理しきれない状
態が発生する。そこで、データ受信専用のＣＰＵ、画像
処理専用のＣＰＵのように複数のＣＰＵを用いて、見か
け上Ｃ，Ｐ Ｕの処理能力を向上させることが考えられ
た。この場合、データ受信を行なうＣＰＵは、受信した
データを画像処理を行なうＣＰＵへ転送する必要がある
。
従来、上述したＣＰＵ間のデータ転送はポート渡しの形
態で行なっていた。即ち、データ受信用のＣＰＵには出
力ポートを設け、画像処理用のＣＰＵには上記出力ポー
トとパス結合された入力ポートを設ける。そして、デー
タ受信側のＲＡＭにデータが所定量格納されると、デー
タ受信用のＣＰＵはデータを出力ポートに供給するとと
も罠、画像処理用のＣＰＵに割り込み信号を出力する。
態で行なっていた。即ち、データ受信用のＣＰＵには出
力ポートを設け、画像処理用のＣＰＵには上記出力ポー
トとパス結合された入力ポートを設ける。そして、デー
タ受信側のＲＡＭにデータが所定量格納されると、デー
タ受信用のＣＰＵはデータを出力ポートに供給するとと
も罠、画像処理用のＣＰＵに割り込み信号を出力する。
これを受けて、両峰処理用のＣＰＵは転送データ受は取
りのための割り込み処理を開始する。この割シ込み処理
は、その処理７０−を第６図に示すように、画像処理用
のＣＰＵが、出力ポートに格納されている転送データを
人力ポートから読み込んで、−ｆｌ、ｃＰＵの内部レジ
スタに格納する（ステップ８６１．８６２）。この転送
データを画像処理側のＲＡＭへ格納するアドレスを演算
して求め（ステップ５６３）、このアドレスへ転送デー
タを書き込む（ステップ８６４，８６５）ものである。
りのための割り込み処理を開始する。この割シ込み処理
は、その処理７０−を第６図に示すように、画像処理用
のＣＰＵが、出力ポートに格納されている転送データを
人力ポートから読み込んで、−ｆｌ、ｃＰＵの内部レジ
スタに格納する（ステップ８６１．８６２）。この転送
データを画像処理側のＲＡＭへ格納するアドレスを演算
して求め（ステップ５６３）、このアドレスへ転送デー
タを書き込む（ステップ８６４，８６５）ものである。
以上の動作はデータ転送が終了するまで繰り返される。
上述した従来のポート渡し形態のデータ転送回路では、
転送データｊに比例して割り込み回数が増大するため、
１度の割り込み処理に要する時間がデータ転送時間に大
きく影響する。ところが、上記転送データ受は取シ処理
においては、転送データが一旦ＣＰＵを介して几ＡＭに
格納されるので、１度の割シ込み処理に要する時間が増
大する。
転送データｊに比例して割り込み回数が増大するため、
１度の割り込み処理に要する時間がデータ転送時間に大
きく影響する。ところが、上記転送データ受は取シ処理
においては、転送データが一旦ＣＰＵを介して几ＡＭに
格納されるので、１度の割シ込み処理に要する時間が増
大する。
従って、データ伝送速度がさらに高速化してデータ受信
量が増大すると、両ＣＰＵはデータ転送処理に時間を費
やすことになり、データ受信処理。
量が増大すると、両ＣＰＵはデータ転送処理に時間を費
やすことになり、データ受信処理。
画像処理が充分に行なえない事態が発生する。
また、ＣＰＵ間にＦＩＦＯ等のバッファメモリを設けて
データ転送制御を簡略化することも考えられるが、デー
タ伝送速度によっては大容量のメモリが必要となるので
、回路規模、コストの点で問題がある。
データ転送制御を簡略化することも考えられるが、デー
タ伝送速度によっては大容量のメモリが必要となるので
、回路規模、コストの点で問題がある。
本発明の目的は、複数の制御装置間のポート渡し形態の
データ転送を、小さな回路規模で高速に行ないうるデー
タ転送回路を提供することＫある。
データ転送を、小さな回路規模で高速に行ないうるデー
タ転送回路を提供することＫある。
この発明では、第１の制御装置から第２の制御ｉｔへ転
送データを渡すポート手段のアドレス空間を、上記転送
データを格納するメモリのアドレス空間以上に設定し、
第２の制御手段がポート手段のアドレス空間に対して行
なうアクセス動作に対応させて、上記メモリのアドレス
空間内のアドレスでメモリをアクセスすることによって
、上記ポート手段から直接転送データを上記、メモリに
格納している。
送データを渡すポート手段のアドレス空間を、上記転送
データを格納するメモリのアドレス空間以上に設定し、
第２の制御手段がポート手段のアドレス空間に対して行
なうアクセス動作に対応させて、上記メモリのアドレス
空間内のアドレスでメモリをアクセスすることによって
、上記ポート手段から直接転送データを上記、メモリに
格納している。
以下、本発明のデータ転送回路を、外部からデータを受
信し、この受信データを画像表示するシステムに適用し
た場合の一実施例について、図面を参照して詳細に説明
する。
信し、この受信データを画像表示するシステムに適用し
た場合の一実施例について、図面を参照して詳細に説明
する。
実施例の構成を示す第１図においてＣＰＵ１ｏはデータ
の受信処理を制御し、ＣＰＵ２０は画像処理制御を行な
う。１１ 、２１は夫々ＣＰＵｌ０，２０に基準クロッ
クを供給する発擾器である。ＣＰＵｌ０は発搦器１１か
らのクロックをもとに、ＲＯＭ １２に記憶されている
プログラムに従って、データ受信回路１５が受信処理し
た受信データを、データバスＤ１を介してＲＡ Ｍ １
３に取シ込む。ここで、ＣＰ Ｕ １０のアドレス空間
はアドレスバスＡｌの上位をデコードするチップセレク
タ１４からのチップイネーブル（Ｊ３ｔ 、（Ｊ３２に
よって規定されるＣＣＰＵ２０ｔ；１発振器２１からの
クロックをもとに、ＲＯＭ２２に記憶されているプログ
ラムに従って、Ｒ，ＡＭ２３に格納された受信データを
囲障データに変換する。ここでも、ＣＰＵ２０のアドレ
ス空間はアドレスバスＡ２の上位をデコードするチップ
セレクタ冴が出力するチップイネーブルＣＢ４〜ＣＥ６
によって規定される。変換した画像データを画像表示回
路５内の画像メモリに格納することにより画像表示がな
される。
の受信処理を制御し、ＣＰＵ２０は画像処理制御を行な
う。１１ 、２１は夫々ＣＰＵｌ０，２０に基準クロッ
クを供給する発擾器である。ＣＰＵｌ０は発搦器１１か
らのクロックをもとに、ＲＯＭ １２に記憶されている
プログラムに従って、データ受信回路１５が受信処理し
た受信データを、データバスＤ１を介してＲＡ Ｍ １
３に取シ込む。ここで、ＣＰ Ｕ １０のアドレス空間
はアドレスバスＡｌの上位をデコードするチップセレク
タ１４からのチップイネーブル（Ｊ３ｔ 、（Ｊ３２に
よって規定されるＣＣＰＵ２０ｔ；１発振器２１からの
クロックをもとに、ＲＯＭ２２に記憶されているプログ
ラムに従って、Ｒ，ＡＭ２３に格納された受信データを
囲障データに変換する。ここでも、ＣＰＵ２０のアドレ
ス空間はアドレスバスＡ２の上位をデコードするチップ
セレクタ冴が出力するチップイネーブルＣＢ４〜ＣＥ６
によって規定される。変換した画像データを画像表示回
路５内の画像メモリに格納することにより画像表示がな
される。
上記ＣＰＵｌ０のＲ，Ａ Ｍ １３に取シ込まれた受信
データは、メモリマツブトＩ１０の出力ポート（至）、
入力ポート３１を介してＣＰ Ｕ３ＯのＲＡＭＺ３１Ｃ
転送される。この入出力ポート３０ 、３１によるデー
タ１伝送は、データ転送制御回路３２による割り込み制
御でＣＰＵ２０を介することなく入力ポート３１から直
接ＲＡ Ｍ ２３に転送して行なわれる。ここで、 Ｃ
’ＰＵ題側にある入力ポート３１のアドレス空間は、第
２図に示すように、ＲＡＭ２３と同等のアドレス空間ｎ
と設定している。つまυ、チップイネーブルＣＥｓ、
Ｃｇｓを発生させる上位のアドレスは異なるが、下位の
アドレスは同一である。
データは、メモリマツブトＩ１０の出力ポート（至）、
入力ポート３１を介してＣＰ Ｕ３ＯのＲＡＭＺ３１Ｃ
転送される。この入出力ポート３０ 、３１によるデー
タ１伝送は、データ転送制御回路３２による割り込み制
御でＣＰＵ２０を介することなく入力ポート３１から直
接ＲＡ Ｍ ２３に転送して行なわれる。ここで、 Ｃ
’ＰＵ題側にある入力ポート３１のアドレス空間は、第
２図に示すように、ＲＡＭ２３と同等のアドレス空間ｎ
と設定している。つまυ、チップイネーブルＣＥｓ、
Ｃｇｓを発生させる上位のアドレスは異なるが、下位の
アドレスは同一である。
データ転送制御回路３２は、その詳細を第３図に示すよ
うに、ＣＰＵｌ０からのデータ転送要求を示すチップイ
ネーブルＣＥ３をクロック入力として、ブリ、ブプロッ
プ３３によって割り込み信号ＩＮＴを作る。この割シ込
み信号ＩＮＴによってＣＰＵ頒は割り込み処理を行ない
、データの取シ込みを指示するチップイネーブルＣＥ６
を出力する。このチップイネーブルＣＢ６をクロック入
力とするブリップフロップ詞が上記フリップフロップあ
をクリアして、割り込み信号ＩＮＴを解除する。
うに、ＣＰＵｌ０からのデータ転送要求を示すチップイ
ネーブルＣＥ３をクロック入力として、ブリ、ブプロッ
プ３３によって割り込み信号ＩＮＴを作る。この割シ込
み信号ＩＮＴによってＣＰＵ頒は割り込み処理を行ない
、データの取シ込みを指示するチップイネーブルＣＥ６
を出力する。このチップイネーブルＣＢ６をクロック入
力とするブリップフロップ詞が上記フリップフロップあ
をクリアして、割り込み信号ＩＮＴを解除する。
次に、上記構成の実施例のデータ転送動作を、第４図の
タイミングチャート、第５図のフローチャートを参照し
て説明する。
タイミングチャート、第５図のフローチャートを参照し
て説明する。
データ転送時において、ＣＰＵｌ０はデータ受信回路１
５を通して受信した受信データを一旦ＲＡＭ１３に取り
込み、データが所定量格納されると転送要求であるチッ
プイネーブルＣＥ３（第４図ａ）を出力する。この転送
要求は第５図ａに示すように、ステップ８５０から開始
してステップ８５１，８５２で転送データを出力ポート
父に出力することでなされる。このとき、データ転送制
御回路３２は、チ、ブイネーブルＣＥ３から割り込み信
号ＩＮＴ（第４図ｂ）を発生してＣＰＵ２０へ出力し、
ＣＰＵ加へデータ受は取り動作を指示する。
５を通して受信した受信データを一旦ＲＡＭ１３に取り
込み、データが所定量格納されると転送要求であるチッ
プイネーブルＣＥ３（第４図ａ）を出力する。この転送
要求は第５図ａに示すように、ステップ８５０から開始
してステップ８５１，８５２で転送データを出力ポート
父に出力することでなされる。このとき、データ転送制
御回路３２は、チ、ブイネーブルＣＥ３から割り込み信
号ＩＮＴ（第４図ｂ）を発生してＣＰＵ２０へ出力し、
ＣＰＵ加へデータ受は取り動作を指示する。
ＣＰＵ２０は第５図すのステップ８５５から割り込み処
理を開始し、出力ポートＪに格納された転送データの受
は取りを行なう。割シ込み処理では、まずステップＳ５
６でＲ，ＡＭ２３へ転送データを格納するためのアドレ
スを演算によって求め、そのアドレス値の上位を入力ポ
ートが位置するアドレス空間のそれとｆき換える。例え
ば、演算によって求めた格納アドレスをｌ＋ｘｃｘ：Ｏ
≦Ｘ≦ｎ）とすると、置換アドレスはｍ＋ｘとなる。こ
の置換アドレスで入力ポート３１をアクセスすると（ス
テップ５５７）、チップイネーブルＣＥｓ（ｉ４図Ｃ）
が出力され、入力ポート３１からデータ・くスＤ２上に
転送データが供給される。同時に、上記チップイネーブ
ルＣＥ６はデータ転送制御回路３２内のアントゲ−）３
５．３６からチップイネーブルＣＥ７（第４図Ｃ）、デ
ータ書き込み信号ＤＲＷ（第４図【）としてＲＡＭＺ３
に出力される。このとき、上記ＲＡＭ２３は、格納アド
レスｌ＋ｘの下位アドレスであるＸが与えられるため、
転送データはＣＰＵ２０を介することなく直接ＲＡＭＺ
３のアドレス１＋ｘに格納される。そのため、１度のデ
ータ転送に要する時間が短縮されることになる。上記チ
ップイネーブルＣＢ６は、データ転送制御回路３２の７
リツプフロツプ調は介して割り込み信号ＩＮＴｔ−１９
１除し、ＣＰＵ２０はステップ８５８で割り込みから復
帰する。
理を開始し、出力ポートＪに格納された転送データの受
は取りを行なう。割シ込み処理では、まずステップＳ５
６でＲ，ＡＭ２３へ転送データを格納するためのアドレ
スを演算によって求め、そのアドレス値の上位を入力ポ
ートが位置するアドレス空間のそれとｆき換える。例え
ば、演算によって求めた格納アドレスをｌ＋ｘｃｘ：Ｏ
≦Ｘ≦ｎ）とすると、置換アドレスはｍ＋ｘとなる。こ
の置換アドレスで入力ポート３１をアクセスすると（ス
テップ５５７）、チップイネーブルＣＥｓ（ｉ４図Ｃ）
が出力され、入力ポート３１からデータ・くスＤ２上に
転送データが供給される。同時に、上記チップイネーブ
ルＣＥ６はデータ転送制御回路３２内のアントゲ−）３
５．３６からチップイネーブルＣＥ７（第４図Ｃ）、デ
ータ書き込み信号ＤＲＷ（第４図【）としてＲＡＭＺ３
に出力される。このとき、上記ＲＡＭ２３は、格納アド
レスｌ＋ｘの下位アドレスであるＸが与えられるため、
転送データはＣＰＵ２０を介することなく直接ＲＡＭＺ
３のアドレス１＋ｘに格納される。そのため、１度のデ
ータ転送に要する時間が短縮されることになる。上記チ
ップイネーブルＣＢ６は、データ転送制御回路３２の７
リツプフロツプ調は介して割り込み信号ＩＮＴｔ−１９
１除し、ＣＰＵ２０はステップ８５８で割り込みから復
帰する。
ＣＰ Ｕ １０は、所定量のデータ転送が終了するまで
上記動作を繰り返す（ステップ８５３，８５４ ）。以
上により、ＣＰ Ｕ １０ 、２０間のデータ転送は終
了する。
上記動作を繰り返す（ステップ８５３，８５４ ）。以
上により、ＣＰ Ｕ １０ 、２０間のデータ転送は終
了する。
また、データ転送を伴なわない場合のＲ，ＡＭＺ３に対
するアクセスは、アドレスｌ＋ｘで行なう。
するアクセスは、アドレスｌ＋ｘで行なう。
このとき、チップセレクタ詞からはチップイネーブルＣ
Ｂ５（第４図ｄ）が出力され、データ転送制御回路支か
らチップイネーブルＣｇ７としてＲＡＭＺ３に供給され
る。同様に、書き込み信号Ｒ，／Ｗはデータ書き込み信
号ＤＲＷとして供給される。
Ｂ５（第４図ｄ）が出力され、データ転送制御回路支か
らチップイネーブルＣｇ７としてＲＡＭＺ３に供給され
る。同様に、書き込み信号Ｒ，／Ｗはデータ書き込み信
号ＤＲＷとして供給される。
以上により、ＲＡＭＺ３に対するデータの読み出し書き
込みが行なえる。
込みが行なえる。
以上説明したように、この実施例ではメモリマツブトＩ
１０の人力ポート３１のアドレス空間をデータ転送用の
ＲＡＭ２３のそれと同等に設定し、さらにチップイネー
ブルＣＥｓを発生させる上位のアドレスは異なるが下位
のアドレスは同一に設定する。これにより、共通のＦ位
アドレスをＲ，Ａ Ｍ Ｚ３に与えておき、入力ポート
３１からの転送データ読み込み動作と同時にＲＡＭ２３
のチップイネーブルＣｇ７と書き込み信号ＤＲＷを発生
させ、ＣＰＵ（９）を介することなく上記転送データを
Ｒ，ＡＭに格納している。
１０の人力ポート３１のアドレス空間をデータ転送用の
ＲＡＭ２３のそれと同等に設定し、さらにチップイネー
ブルＣＥｓを発生させる上位のアドレスは異なるが下位
のアドレスは同一に設定する。これにより、共通のＦ位
アドレスをＲ，Ａ Ｍ Ｚ３に与えておき、入力ポート
３１からの転送データ読み込み動作と同時にＲＡＭ２３
のチップイネーブルＣｇ７と書き込み信号ＤＲＷを発生
させ、ＣＰＵ（９）を介することなく上記転送データを
Ｒ，ＡＭに格納している。
従って、ポート渡し形態のデータ転送において、１度の
割り込み処理に要する時間が短縮できるので、データ転
送が高速に行なえ、ひいてはデータ転送以外の主処理、
例えばデータ受信処理、画像処理の効率が向上する。
割り込み処理に要する時間が短縮できるので、データ転
送が高速に行なえ、ひいてはデータ転送以外の主処理、
例えばデータ受信処理、画像処理の効率が向上する。
なお、この実施例では、入力ポートとＲＡＭのアドレス
空間を同一に設定したが１人力ポートのアドレス空間を
大きくしておけばＲＡＭに格納する必委のないデータの
場合、入力ポートをアクセスするアドレスをＲ，ＡＭの
アドレス以外の空間ｔ−指示すればよい。
空間を同一に設定したが１人力ポートのアドレス空間を
大きくしておけばＲＡＭに格納する必委のないデータの
場合、入力ポートをアクセスするアドレスをＲ，ＡＭの
アドレス以外の空間ｔ−指示すればよい。
また、この発明はデータ受信処理、画像処理を行なうＣ
ＰＵ間のみに適用されるものではなく。
ＰＵ間のみに適用されるものではなく。
任意のＣＰＵ間のデータ転送に適用できるものである。
本発明によれば、複数の制御装置間のデータ転送を高速
に行なうことができるため、各制御装置のデータ処理効
率を向上させることが可能となる。
に行なうことができるため、各制御装置のデータ処理効
率を向上させることが可能となる。
第１図は本発明のデータ転送回路に係る一実施例を示す
回路図、第２図は実施例のメモリ構成を示すメモリマツ
プ、第３図は実施例の一部詳細を１０ 、２０・・・マ
イクロプロセッサ、１２ 、２２・・・ＲＯＭ。 １３ 、２３・・・ＲＡＭ。 Ｉ・・・出力ポート、 ３１・・・人力ポート、 ３２・・・データ転送制御回路。 代理人 弁理士 則 近 憲 体 間 湯山幸夫 ｆｆ１１図 第２図 第３図 ａ、Ｃε３−１４−１ −ｍ−１８４図 第５図 第６図
回路図、第２図は実施例のメモリ構成を示すメモリマツ
プ、第３図は実施例の一部詳細を１０ 、２０・・・マ
イクロプロセッサ、１２ 、２２・・・ＲＯＭ。 １３ 、２３・・・ＲＡＭ。 Ｉ・・・出力ポート、 ３１・・・人力ポート、 ３２・・・データ転送制御回路。 代理人 弁理士 則 近 憲 体 間 湯山幸夫 ｆｆ１１図 第２図 第３図 ａ、Ｃε３−１４−１ −ｍ−１８４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 データ処理動作を行なう第１の制御装置から出力される
転送データを、第２の制御装置の第１のアドレス空間上
に設けられたメモリに格納するデータ転送回路において
、 前記第１の制御装置から出力される転送データを保持し
、保持した転送データを前記メモリへ入力するものであ
って、該メモリの第１のアドレス空間と少なくとも等し
い第２のアドレス空間を前記第２の制御装置に対して有
するポート手段と、このポート手段が有する第２のアド
レス空間に対して前記第２の制御装置が行なうアクセス
動作に対応して、前記メモリを前記第１のアドレス空間
内のアドレスでアクセスするアクセス手段とを具備した
ことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3912186A JPS62197853A (ja) | 1986-02-26 | 1986-02-26 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3912186A JPS62197853A (ja) | 1986-02-26 | 1986-02-26 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62197853A true JPS62197853A (ja) | 1987-09-01 |
Family
ID=12544261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3912186A Pending JPS62197853A (ja) | 1986-02-26 | 1986-02-26 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62197853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0330110A2 (en) * | 1988-02-25 | 1989-08-30 | Fujitsu Limited | Direct memory access controller |
-
1986
- 1986-02-26 JP JP3912186A patent/JPS62197853A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0330110A2 (en) * | 1988-02-25 | 1989-08-30 | Fujitsu Limited | Direct memory access controller |
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