JPS62130456A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS62130456A JPS62130456A JP26937885A JP26937885A JPS62130456A JP S62130456 A JPS62130456 A JP S62130456A JP 26937885 A JP26937885 A JP 26937885A JP 26937885 A JP26937885 A JP 26937885A JP S62130456 A JPS62130456 A JP S62130456A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transfer
- cpus
- cpu
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ転送回路に係り、特に制御装置間１例
えばマイクロプロセッサ間のデータ転送を高速に行なう
データ転送回路に関する。
えばマイクロプロセッサ間のデータ転送を高速に行なう
データ転送回路に関する。
外部からデータを受信し、この受信データを画像表示す
るシステムとして１例えば文字放送システム、ビデオテ
ックスシステムがある。このうち文字放送システムはテ
レビシラン信号の垂直帰線期間内で今まで無信号部分で
あった水平走査期間を用いてデータを伝送し、一方、ビ
デオテックスシステムは電話回線を用いてデータを伝送
している。
るシステムとして１例えば文字放送システム、ビデオテ
ックスシステムがある。このうち文字放送システムはテ
レビシラン信号の垂直帰線期間内で今まで無信号部分で
あった水平走査期間を用いてデータを伝送し、一方、ビ
デオテックスシステムは電話回線を用いてデータを伝送
している。
これらデータの伝送速度が遅い場合には、単一マイクロ
プロセッサ（以下ＣＰＵという）を用いて受信処理や画
像処理を行なうことが出来る。しかし、データの伝送速
度が速くなった場合、単一のＣＰＵでは、 ＣＰＵの動
作速度の制限から処理しきれない状態が発生する。そこ
で、データ受信専用のＣＰＵ、画像処理専用のＣＰＵの
ように複数のＣＰＵを用いて、見かけ上ＣＰＵの処理能
力を向上させることが考えられた。この場合２データ受
信を行なうＣＰＵは、受信したデータを画像処理を行な
うＣＰＵへ転送する必要がある。
プロセッサ（以下ＣＰＵという）を用いて受信処理や画
像処理を行なうことが出来る。しかし、データの伝送速
度が速くなった場合、単一のＣＰＵでは、 ＣＰＵの動
作速度の制限から処理しきれない状態が発生する。そこ
で、データ受信専用のＣＰＵ、画像処理専用のＣＰＵの
ように複数のＣＰＵを用いて、見かけ上ＣＰＵの処理能
力を向上させることが考えられた。この場合２データ受
信を行なうＣＰＵは、受信したデータを画像処理を行な
うＣＰＵへ転送する必要がある。
従来、上述したＣＰＵ間のデータ転送はボート渡しの形
態で行なっていた。即ち、データ受信用のＣＰＵには出
力ボートを設け、画像処理用のＣＰＵには上記出力ボー
トとバス結合された入力ボートを設ける。そして、デー
タ受信側の几２にＭにデータが所定量格納されると、デ
ータ受信用のＣＰＵはデータを出力ボートに供給すると
ともに１画像処理用のＣＰＵに割り込み信号を出力する
。これを受けて。
態で行なっていた。即ち、データ受信用のＣＰＵには出
力ボートを設け、画像処理用のＣＰＵには上記出力ボー
トとバス結合された入力ボートを設ける。そして、デー
タ受信側の几２にＭにデータが所定量格納されると、デ
ータ受信用のＣＰＵはデータを出力ボートに供給すると
ともに１画像処理用のＣＰＵに割り込み信号を出力する
。これを受けて。
画像処理用のＣＰＵは転送データ受は取りのための割り
込み処理を開始する。この割り込み処理は。
込み処理を開始する。この割り込み処理は。
出力ボートに格納されている転送データを、入力ボート
を介して画像処理側のＲＡＭへ取り込むものである。以
上の動作は、データ転送が終了するまで繰り返される。
を介して画像処理側のＲＡＭへ取り込むものである。以
上の動作は、データ転送が終了するまで繰り返される。
上述した従来のデータ転送回路では、１度の割り込み処
理で転送できるデータ長は入出力ボートのデータ単位長
に制限されるので、転送データ量に比例して割り込み回
数が増大する。従って、データ伝送速度がさらに高速化
してデータ受信量が増大すると１両ＣＰＵはデータ転送
処理に時間を費やすことになり、データ受信処理１画像
処理が充分に行なえない事態が発生する。
理で転送できるデータ長は入出力ボートのデータ単位長
に制限されるので、転送データ量に比例して割り込み回
数が増大する。従って、データ伝送速度がさらに高速化
してデータ受信量が増大すると１両ＣＰＵはデータ転送
処理に時間を費やすことになり、データ受信処理１画像
処理が充分に行なえない事態が発生する。
マタ、ＣＰＵ間にＦＩＦＯ等のバッファメモリを設けて
データ転送制御を簡略化することも考えられるが、デー
タ伝送速度によっては大容量のメモリが必要となるので
１回路規模、コストの点で問題がある。
データ転送制御を簡略化することも考えられるが、デー
タ伝送速度によっては大容量のメモリが必要となるので
１回路規模、コストの点で問題がある。
さらに、双方向のデータ転送を行なうには、もう１組の
入出力ボートが必要となるため１回路が増大してしまう
。
入出力ボートが必要となるため１回路が増大してしまう
。
本発明の目的は、複数の制御装置間の双方向データ転送
を、小規模の回路で高速に行ないつるデータ転送回路を
提供することにある。
を、小規模の回路で高速に行ないつるデータ転送回路を
提供することにある。
この発明では、互いに独立したデータ処理動作を行なう
複数の制御装置が共通にアクセス可能なメモリを設け、
このメモリと上記複数の制御装置間に設けたバス制御手
段によってメモリアクセスを行なって、制御装置間での
データ転送を実現する。また、制御装置間で番アクセス
の競合が発生した場合には、転送制御手段が１つの制御
装置のみにバスの専有権を与えるとともに、他の制御装
置を待機状態とすることによって上記目的を達成してい
る。
複数の制御装置が共通にアクセス可能なメモリを設け、
このメモリと上記複数の制御装置間に設けたバス制御手
段によってメモリアクセスを行なって、制御装置間での
データ転送を実現する。また、制御装置間で番アクセス
の競合が発生した場合には、転送制御手段が１つの制御
装置のみにバスの専有権を与えるとともに、他の制御装
置を待機状態とすることによって上記目的を達成してい
る。
以下１本発明のデータ転送回路を、外部からデータを受
（ｉＬ、、この受信データを画像表示するシステムに適
用した場合の一実施例について１図面を参照して詳細に
説明する。
（ｉＬ、、この受信データを画像表示するシステムに適
用した場合の一実施例について１図面を参照して詳細に
説明する。
実施例の構成を示す第１図において、 ＣＰＵ １０は
データの受信処理を制御し、ＣＰＵ２０は画像処理制御
を行ない、夫々発振器１１からのクロックＣＬＫによっ
てｆ−夕処理動作が規定される。上記ＣＰＵ１０はＲＯ
Ｍ １２に記憶されているプログラムに（ｒｅ りで。
データの受信処理を制御し、ＣＰＵ２０は画像処理制御
を行ない、夫々発振器１１からのクロックＣＬＫによっ
てｆ−夕処理動作が規定される。上記ＣＰＵ１０はＲＯ
Ｍ １２に記憶されているプログラムに（ｒｅ りで。
データ受信回路１５が受信処理した受信データを、デー
タバスＤ１を介して几ＡＭ １３に取り込む。ここで。
タバスＤ１を介して几ＡＭ １３に取り込む。ここで。
ＣＰＵｌ０のメモリ空間は、アドレスバスＡ１をデコー
ドするチップセレクタ１４からのチップイネーブルＣＥ
Ｉ、 ＣＲ２によって規定される。
ドするチップセレクタ１４からのチップイネーブルＣＥ
Ｉ、 ＣＲ２によって規定される。
ＣＰＵ２０は上記ＣＰＵｌ０と同一構成であり、同一の
クロックＣＬＫで動作する。このＣＰＵ２０はＲＯＭ
２２に記憶されているプログラムに従って、上記ＲＡＭ
１３に格納された受信データを画像データに変換する
。
クロックＣＬＫで動作する。このＣＰＵ２０はＲＯＭ
２２に記憶されているプログラムに従って、上記ＲＡＭ
１３に格納された受信データを画像データに変換する
。
なお、ＲＡＭ Ｚ３はＣＰＵ２０の作業用メモリである
。ここでも、ＣＰＵ２０のメモリ空間は、チップセレク
タ２４が７ドレスバスＡ２をデコードして出力するチッ
プイネーブルＣＥ３〜ＣＢ５によって規定される。上記
画像データをデータバスＤ２を介して画像表示回路５内
の画像メモリに格納することによって、画像表示がなさ
れる。
。ここでも、ＣＰＵ２０のメモリ空間は、チップセレク
タ２４が７ドレスバスＡ２をデコードして出力するチッ
プイネーブルＣＥ３〜ＣＢ５によって規定される。上記
画像データをデータバスＤ２を介して画像表示回路５内
の画像メモリに格納することによって、画像表示がなさ
れる。
上述したように、ＲＡＭ １３はＣＰＵｌ０及びＣＰＵ
２０のメモリ空間上に共通に配置され、両ＣＰＵ １０
、２０からのアクセスが可能となっている。従って、
ＣＰＵ１０が受信したデータは、 ＲＡＭ １３を介
してＣＰＵ２０がアクセス可能となり、 ＣＰＵｌ０．
２０間のデータ転送が行なえる。ただし、第２図に示す
ように、 ＣＰＵ１０．２０のメモリ空間において、Ｒ
ＡＭ １３のアドレスは必ずしも同一でなくてもよい。
２０のメモリ空間上に共通に配置され、両ＣＰＵ １０
、２０からのアクセスが可能となっている。従って、
ＣＰＵ１０が受信したデータは、 ＲＡＭ １３を介
してＣＰＵ２０がアクセス可能となり、 ＣＰＵｌ０．
２０間のデータ転送が行なえる。ただし、第２図に示す
ように、 ＣＰＵ１０．２０のメモリ空間において、Ｒ
ＡＭ １３のアドレスは必ずしも同一でなくてもよい。
次に、 ＲＡＭ １３を両ＣＰＵ １０ 、２０がアク
セスして行なうデータの転送について説明する。
セスして行なうデータの転送について説明する。
ＲＡＭ １３に対してＣＰＵ １０ 、２０が出力する
アクセス要求は、データ転送制御回路Ｉを介してＲＡＭ
１３に与えられる。アクセス要求を示す信号として、
チップイネーブル信号ＣＥ２． ＣＦ２ 、 リード
ライト信号Ｒ／Ｗｌ 、 Ｒ／Ｗ２がある。これを受け
たデータ転送制御回路間は、 ＲＡＭに対してチップイ
ネーブル信号ＣＥ６とリードライト信号Ｒ／Ｗ３を出力
する。
アクセス要求は、データ転送制御回路Ｉを介してＲＡＭ
１３に与えられる。アクセス要求を示す信号として、
チップイネーブル信号ＣＥ２． ＣＦ２ 、 リード
ライト信号Ｒ／Ｗｌ 、 Ｒ／Ｗ２がある。これを受け
たデータ転送制御回路間は、 ＲＡＭに対してチップイ
ネーブル信号ＣＥ６とリードライト信号Ｒ／Ｗ３を出力
する。
また、几ＡＭ １３に対してＣＰＵｌ０又は２０からの
アドレス及びデータを与えるため、バス制御回路３１〜
３４をスイッチ信号ＳＷ１． ｓｗ２で制御する。この
とき。
アドレス及びデータを与えるため、バス制御回路３１〜
３４をスイッチ信号ＳＷ１． ｓｗ２で制御する。この
とき。
データバスＤＩ、 Ｄ２． Ｄ３は双方向であるため、
方向信号ＤＲＩ 、 ＤＲ２でバスの方向を制御する。
方向信号ＤＲＩ 、 ＤＲ２でバスの方向を制御する。
第３図に、バス制御回路３１．３２が信号ＳＷＩ、Ｄ几
１によってデータバスＤＩ、 Ｄ３とアドレスバスＡｌ
、Ａ３を制御する様子を示す。なお、バス制御回路オ、
３４の動作も同様である。
１によってデータバスＤＩ、 Ｄ３とアドレスバスＡｌ
、Ａ３を制御する様子を示す。なお、バス制御回路オ、
３４の動作も同様である。
また、 ＲＡＭ １３に対するＣＰＵ １０ 、２０の
アクセスの競合が発生した場合、データ転送制御回路Ｉ
はレディ信号ＲＥＡＤＹＩ又はＲＥＡＤＹ ２を出力す
ることによって、 ＣＰＵ ｌ（ｌ又は２０を待機状態
にし、アクセスの衝突を防止している。
アクセスの競合が発生した場合、データ転送制御回路Ｉ
はレディ信号ＲＥＡＤＹＩ又はＲＥＡＤＹ ２を出力す
ることによって、 ＣＰＵ ｌ（ｌ又は２０を待機状態
にし、アクセスの衝突を防止している。
上記データ転送制御回路父の詳−を、第４１図の回路図
及び第５図のタイミングチャートを参照して説明する。
及び第５図のタイミングチャートを参照して説明する。
ＣＰＵＩＱのアクセス要求によるチップイネーブル信号
ＣＥ２をデータ入力として、フリップフロップ（以下Ｆ
Ｆという）３０１〜３０３がクロックＣＬＫに同期した
スイッチ信号ＳＷ１を出力する。この１ａ−号ＳＷ１に
よって、 ＲＡＭ １３へのチップイネーブル信号ＣＥ
６をアンドゲート３０４が出力する。また、信号ＳＷ１
とリードライト信号Ｒ／Ｗｌとによって、方向信号り几
１をオアゲート３０５が出力し、さらにアンドゲート３
０６がＲＡＭ １３へのリードライト１ｇ号Ｒ／Ｗ３を
出力する。上記各信号の解除は、インバータ３０７を介
した信号ＣＢ２によって、上記ＦＦ３０３をクリアして
行なう。なお、几ＡＭ １３へのアドレス供給を上述の
ようにクロックＣＬＫをこ同期して行なっているため、
アクセスタイムが不足する。これに対処するため、ナン
トゲート３０８によってレディ信号ＲＥＡＤＹ １をク
ロックＣＬＫの１サイクル分出力している。
ＣＥ２をデータ入力として、フリップフロップ（以下Ｆ
Ｆという）３０１〜３０３がクロックＣＬＫに同期した
スイッチ信号ＳＷ１を出力する。この１ａ−号ＳＷ１に
よって、 ＲＡＭ １３へのチップイネーブル信号ＣＥ
６をアンドゲート３０４が出力する。また、信号ＳＷ１
とリードライト信号Ｒ／Ｗｌとによって、方向信号り几
１をオアゲート３０５が出力し、さらにアンドゲート３
０６がＲＡＭ １３へのリードライト１ｇ号Ｒ／Ｗ３を
出力する。上記各信号の解除は、インバータ３０７を介
した信号ＣＢ２によって、上記ＦＦ３０３をクリアして
行なう。なお、几ＡＭ １３へのアドレス供給を上述の
ようにクロックＣＬＫをこ同期して行なっているため、
アクセスタイムが不足する。これに対処するため、ナン
トゲート３０８によってレディ信号ＲＥＡＤＹ １をク
ロックＣＬＫの１サイクル分出力している。
また、ＣＰＵ２０のアクセス要求によって出力されるチ
ップイネーブル信号ＣＥ５からも、上述同様ＦＦ３１１
〜３１３．アンドゲート３０４．３０６ 、オアゲー）
３１５ 、インバータ３１７％ナントゲート３１８に
よって、各種信号が出力される。
ップイネーブル信号ＣＥ５からも、上述同様ＦＦ３１１
〜３１３．アンドゲート３０４．３０６ 、オアゲー）
３１５ 、インバータ３１７％ナントゲート３１８に
よって、各種信号が出力される。
次に１両ＣＰＵ １０ 、２０からのアクセス要求が競
合した場合について説明する。
合した場合について説明する。
複数のアクセス要求が競合した場合、後発のアクセス要
求を出したＣＰＵをレディ状態にする必要がある。例え
ば、第５図の期間Ｔ、に示すように。
求を出したＣＰＵをレディ状態にする必要がある。例え
ば、第５図の期間Ｔ、に示すように。
ＣＰＵＩＱが先発でＣＰＵ２０が後発のアクセス要求を
出した場合には、ＣＰＵ２０がＣＰＵｌ０のアクセス終
了までレディ状態に制御される。このために、 ＦＦ３
２１力信号ＣＥ５をラッチして出力したプリセット信号
ＣＰＵ２０が先発であれば、Ｆ’Ｆ３３１でプリセット
ＰＲ２を出力する。
出した場合には、ＣＰＵ２０がＣＰＵｌ０のアクセス終
了までレディ状態に制御される。このために、 ＦＦ３
２１力信号ＣＥ５をラッチして出力したプリセット信号
ＣＰＵ２０が先発であれば、Ｆ’Ｆ３３１でプリセット
ＰＲ２を出力する。
また、第５図の期間Ｔ！に示すように、同時に両ＣＰＵ
１０ 、２０がアクセス要求を出力した場合には。
１０ 、２０がアクセス要求を出力した場合には。
受信側のＣＰＵｌ０の方のアクセスを優先させて処理を
行なう。これは、ビデオテックスシステム等では、受信
データの取りこぼしはシステム的に許されないためであ
る。そこで、プリセット信号ＰＲ２をオアゲート３４０
でプリセット信号ＰＲ，３とオアし。
行なう。これは、ビデオテックスシステム等では、受信
データの取りこぼしはシステム的に許されないためであ
る。そこで、プリセット信号ＰＲ２をオアゲート３４０
でプリセット信号ＰＲ，３とオアし。
プリセット信号ＰＲ４として供給する。上記信号ＰＲ３
は、同時アクセスを検出するＦＦ３４１から出力される
。
は、同時アクセスを検出するＦＦ３４１から出力される
。
以上説明したようにこの実施例では、 ＣＰＵｌ０，２
０が共通をこアクセス可能なＲ，ＡＭ １３を設けるこ
とによって、双方のＣＰＵ １０ 、２０のプログラム
実行ペースでのデータ転送を実現しているので、高速か
つ効率のよいデータ転送を行なうことができる。また。
０が共通をこアクセス可能なＲ，ＡＭ １３を設けるこ
とによって、双方のＣＰＵ １０ 、２０のプログラム
実行ペースでのデータ転送を実現しているので、高速か
つ効率のよいデータ転送を行なうことができる。また。
ＲＡＭ １３をＣＰＵｌ０のデータＲＡＭとしてのみな
らず作業ＲＡＭとしても用いているので、ＲＡＭ容量を
削減さらに１本実施例ではＲＡＭ １３に対するアクセ
ス要求の競合が発生したときのみ、一方のＣＰＵをレデ
ィ状態にして待機させているので、ＣＰＵの処理効率が
向上する。つまり、アクセス要求の競合が発生しない限
り、各ＣＰＵは独立正こデータ処理を行なうことができ
る。従って、データ転送以外の主処理１例えば受信処理
１画像処理の効率が向上する。
らず作業ＲＡＭとしても用いているので、ＲＡＭ容量を
削減さらに１本実施例ではＲＡＭ １３に対するアクセ
ス要求の競合が発生したときのみ、一方のＣＰＵをレデ
ィ状態にして待機させているので、ＣＰＵの処理効率が
向上する。つまり、アクセス要求の競合が発生しない限
り、各ＣＰＵは独立正こデータ処理を行なうことができ
る。従って、データ転送以外の主処理１例えば受信処理
１画像処理の効率が向上する。
なお、この実施例では２つのＣＰＵのデータ転送につい
て説明したが、３以上のＣＰＵ間のデータ転送も同様ｌ
こ可能である。
て説明したが、３以上のＣＰＵ間のデータ転送も同様ｌ
こ可能である。
また、この発明はデータ受信処理１画像処理を行なうＣ
ＰＵ間のみに適用されるものではなく、任意のＣＰＵ間
のデータ転送に適用できるものである。
ＰＵ間のみに適用されるものではなく、任意のＣＰＵ間
のデータ転送に適用できるものである。
本発明によれば、複数の制御装置間のデータ転送を高速
番こ行なうことができるため、各制御銭ＩＩｆｉ：のデ
ータ処理効率を向上させることが可能となる。
番こ行なうことができるため、各制御銭ＩＩｆｉ：のデ
ータ処理効率を向上させることが可能となる。
さら屹、小規模の回路構成で双方向のデータ転送を行な
いつる利点を有する。
いつる利点を有する。
第１図は本発明のデータ転送回路に係る一実施例を示す
回路図、第２図はＣＰＵのメモリ七′４成を示すメモリ
マツプ、第３図は実施例の動作を説明する図、第４図は
実施例の一部の詳細を示す回路図、第５図は実施例の動
作を説明するタイミングチャートである。 １０．２０・・・マイクロプロセッサ １２．２２・・・ＲＯＭ １３、Ｚ３・・・ＲＡＭ 刃・・・データ転送制御回路 ３１〜３４・・・バス制御回路 代理人 弁理士 則 近 憲 右 同 湯山幸夫 第１図 す、ｃＰＩＪ２０ 第２図 第３図
回路図、第２図はＣＰＵのメモリ七′４成を示すメモリ
マツプ、第３図は実施例の動作を説明する図、第４図は
実施例の一部の詳細を示す回路図、第５図は実施例の動
作を説明するタイミングチャートである。 １０．２０・・・マイクロプロセッサ １２．２２・・・ＲＯＭ １３、Ｚ３・・・ＲＡＭ 刃・・・データ転送制御回路 ３１〜３４・・・バス制御回路 代理人 弁理士 則 近 憲 右 同 湯山幸夫 第１図 す、ｃＰＩＪ２０ 第２図 第３図
Claims (1)
- 【特許請求の範囲】 互いに独立したデータ処理動作を行なう複数の制御装置
と、 この複数の制御装置のメモリ空間上に共通に設定され、
該複数の制御装置間で転送されるべき転送データが対応
する制御装置との間に投けられたバスを介して格納され
るメモリと、 このメモリに対して前記複数の制御装置が出すアクセス
要求のいずれかを、優先順位に従って該メモリに与え、
アクセス要求を出す他の制御装置を待機状態とする転送
制御手段と、 この転送制御手段によってアクセス要求が前記メモリに
対して与えられた前記制御装置に対応したバスのみをア
クティブとするバス制御手段とを具備したことを特徴と
するデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26937885A JPS62130456A (ja) | 1985-12-02 | 1985-12-02 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26937885A JPS62130456A (ja) | 1985-12-02 | 1985-12-02 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130456A true JPS62130456A (ja) | 1987-06-12 |
Family
ID=17471567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26937885A Pending JPS62130456A (ja) | 1985-12-02 | 1985-12-02 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130456A (ja) |
-
1985
- 1985-12-02 JP JP26937885A patent/JPS62130456A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0735490A1 (en) | Data transfer device and video game apparatus using the device | |
| US20040107265A1 (en) | Shared memory data transfer apparatus | |
| JPH04290150A (ja) | Ｆｉｆｏバッファの制御装置及び制御方法並びにデータ転送を制御する装置 | |
| JPH03127147A (ja) | 情報処理システム | |
| US5463740A (en) | Data control device generating different types of bus requests and transmitting requests directly to one of a number of arbiters for obtaining access to a respective bus | |
| US6782433B2 (en) | Data transfer apparatus | |
| KR100288177B1 (ko) | 메모리 액세스 제어 회로 | |
| EP0479702A2 (en) | System for transferring data between buses, using direct memory access devices | |
| JPH10143466A (ja) | バス通信システム | |
| US6571301B1 (en) | Multi processor system and FIFO circuit | |
| JPS62130456A (ja) | デ−タ転送回路 | |
| CN109992560B (zh) | 一种通信方法及通信系统 | |
| US5446847A (en) | Programmable system bus priority network | |
| US5333259A (en) | Graphic information processing system having a RISC CPU for displaying information in a window | |
| EP0341670B1 (en) | Processing time allocation system and method | |
| JPS61223965A (ja) | デ−タ転送回路 | |
| EP0330110B1 (en) | Direct memory access controller | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPH1185673A (ja) | 共有バスの制御方法とその装置 | |
| JP3399776B2 (ja) | コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法 | |
| JPS62197853A (ja) | デ−タ転送回路 | |
| JPS6240565A (ja) | メモリ制御方式 | |
| JPH01309445A (ja) | データ転送方式 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH056333A (ja) | マルチプロセサシステム |