JPS62193179A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS62193179A JPS62193179A JP3421186A JP3421186A JPS62193179A JP S62193179 A JPS62193179 A JP S62193179A JP 3421186 A JP3421186 A JP 3421186A JP 3421186 A JP3421186 A JP 3421186A JP S62193179 A JPS62193179 A JP S62193179A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor film
- film
- single crystal
- semiconductor
- insulating substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000013078 crystal Substances 0.000 claims abstract description 24
- 229910052594 sapphire Inorganic materials 0.000 claims abstract description 7
- 239000010980 sapphire Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000009751 slip forming Methods 0.000 claims 1
- 229910052596 spinel Inorganic materials 0.000 claims 1
- 239000011029 spinel Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 3
- 239000000969 carrier Substances 0.000 abstract 1
- 238000010276 construction Methods 0.000 abstract 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は単結晶絶縁基板上に形成される縦型Ｍ０５ＦＥ
Ｔ等の半導体装置及びその製造方法に関する。
Ｔ等の半導体装置及びその製造方法に関する。
（ロ）従来の技術
従来の単結晶絶縁基板上に形成される半導体装置、例え
ば縦型ＭＯ５ＦＥＴはサファイア基板上に第１の半導体
膜、絶縁膜、及び第２の半導体膜を順番に積層して形成
すると共に、第１、第２の半導体膜に連続する第３の半
導体膜を形成し、第１、第２の半導体膜上にそれぞれ第
１、第２の電極を形成すると共に第３の半導体膜上にゲ
ート絶縁膜を介して第３の電極を形成してなるものであ
り、特開昭５８−５５４６４号公報に詳述されている。
ば縦型ＭＯ５ＦＥＴはサファイア基板上に第１の半導体
膜、絶縁膜、及び第２の半導体膜を順番に積層して形成
すると共に、第１、第２の半導体膜に連続する第３の半
導体膜を形成し、第１、第２の半導体膜上にそれぞれ第
１、第２の電極を形成すると共に第３の半導体膜上にゲ
ート絶縁膜を介して第３の電極を形成してなるものであ
り、特開昭５８−５５４６４号公報に詳述されている。
（ハ）発明が解決しようとする問題点
ところで、この先行技術ではＦＥＴのチャンネル領域と
なる第５の半導体膜が多結晶シリコンで形成されており
、レーザーアニール去を用いて結晶性の改善を図るべく
しているものの十分ではなく、キャリアの移動度が小さ
く素子の動作速度を速くすることが困錐であるという問
題点がある。
なる第５の半導体膜が多結晶シリコンで形成されており
、レーザーアニール去を用いて結晶性の改善を図るべく
しているものの十分ではなく、キャリアの移動度が小さ
く素子の動作速度を速くすることが困錐であるという問
題点がある。
これは、第３の半導体膜を単結晶絶縁基板とは独立に該
絶縁基板上に堆積して形成するようにしていて単結晶化
することが難しいことによる。
絶縁基板上に堆積して形成するようにしていて単結晶化
することが難しいことによる。
に）問題点を解決するだめの手段
本発明は単結晶絶縁基板上に縦型のＭＯＳＦＥＴを形成
するにあたり、ＭＯＳＦＥＴの活性頭載すなわちチャン
ネル領域を単結晶シリコンよりなる半導体膜により構成
することを特徴とするものである。この半導体膜の形成
は例えば単結晶絶縁基板を選択的にエツチングしてなる
突部の端面上に行うつ （ホ）作 用 本発明装置は縦型ＭＯＳ Ｆ ＥＴのチャンネル領域が
単結晶シリコンよりなる半導体膜にて構成されているの
で、キャリア移動度が多結晶シリコンに比べて大きい分
だけ動作速度の高速性が図れる。
するにあたり、ＭＯＳＦＥＴの活性頭載すなわちチャン
ネル領域を単結晶シリコンよりなる半導体膜により構成
することを特徴とするものである。この半導体膜の形成
は例えば単結晶絶縁基板を選択的にエツチングしてなる
突部の端面上に行うつ （ホ）作 用 本発明装置は縦型ＭＯＳ Ｆ ＥＴのチャンネル領域が
単結晶シリコンよりなる半導体膜にて構成されているの
で、キャリア移動度が多結晶シリコンに比べて大きい分
だけ動作速度の高速性が図れる。
（へ）実施例
以下本発明の実施例を図面を参照して説明するっ第１図
は本発明装置の１実施例の要部断面図を示し、第２図〜
第３図は第１図に示す装置を製造する本発明方法の１実
施例の要部工程図を示すものである。
は本発明装置の１実施例の要部断面図を示し、第２図〜
第３図は第１図に示す装置を製造する本発明方法の１実
施例の要部工程図を示すものである。
ｆｆＪ１図において、Ｉｌｌは単結晶絶縁基板であるサ
ファイア基板であり、この上に単結晶シリコンよりなる
第１の半導体膜（２）、絶縁膜である酸化シリコンＩＩ
Ｉ ！３１、及び不純物をドープした多結晶シリコンよ
りなる第２の半導体膜ｆ４）を順番に積層して形成しで
ある。酸化シリコン嘆（３）及び第２の半導体膜１４）
はそれぞれ貫通孔（３ａ）（４ａ）を有しており、これ
ら貫通孔の孔壁上に第１の半導体膜１２）に連続成長し
ている単結晶シリコンよりなる第３の半導体膜１５１を
備えている。この第３の半導体膜＋５）は第１、第２の
半導体膜１２＋１４＋の各主面に垂直に延在しかつこれ
ら両生導体膜！２）１４）に連続するように構１戊され
ている。
ファイア基板であり、この上に単結晶シリコンよりなる
第１の半導体膜（２）、絶縁膜である酸化シリコンＩＩ
Ｉ ！３１、及び不純物をドープした多結晶シリコンよ
りなる第２の半導体膜ｆ４）を順番に積層して形成しで
ある。酸化シリコン嘆（３）及び第２の半導体膜１４）
はそれぞれ貫通孔（３ａ）（４ａ）を有しており、これ
ら貫通孔の孔壁上に第１の半導体膜１２）に連続成長し
ている単結晶シリコンよりなる第３の半導体膜１５１を
備えている。この第３の半導体膜＋５）は第１、第２の
半導体膜１２＋１４＋の各主面に垂直に延在しかつこれ
ら両生導体膜！２）１４）に連続するように構１戊され
ている。
この第３の半導体膜１５１の表面にはゲート絶縁膜（６
）が付設されており、このゲート絶縁膜（６）上にゲー
ト１！極ｉ７＋が設けら；／’Ｌ テいル。（８ａ）〜
（８ｅ）は絶縁膜上のコンタクトホール（９）を利用し
て第１の半導体膜（２）、第２の半導体膜（４１、及び
ゲート電極（７）に接続されるＡｔＩＥ線である。本実
施例ではゲート電極１７＋を挟んで左右にそれぞれ該ゲ
ート電極１７）を共通にするＦＥＴを構成するものを示
したが、これとは別に片側にだけＦＥＴを構成するよう
にしたり、或いはこのゲート１！極の左右の第１、第２
の半導体膜１２）１４１に注入すべき不純物を適宜選択
することにより容易にＣＭＯ５構造のＦＥＴを形成する
ことができる。又、図では１つのゲート電極を有するＦ
ＥＴを示しているが、このＦＥＴの周囲を絶縁膜で包囲
するように構成することにより、同種のＦＥＴを単一の
絶縁基板（１）上に縦横に配設することができ、高集積
化されたＦＥＴを提供することができる。
）が付設されており、このゲート絶縁膜（６）上にゲー
ト１！極ｉ７＋が設けら；／’Ｌ テいル。（８ａ）〜
（８ｅ）は絶縁膜上のコンタクトホール（９）を利用し
て第１の半導体膜（２）、第２の半導体膜（４１、及び
ゲート電極（７）に接続されるＡｔＩＥ線である。本実
施例ではゲート電極１７＋を挟んで左右にそれぞれ該ゲ
ート電極１７）を共通にするＦＥＴを構成するものを示
したが、これとは別に片側にだけＦＥＴを構成するよう
にしたり、或いはこのゲート１！極の左右の第１、第２
の半導体膜１２）１４１に注入すべき不純物を適宜選択
することにより容易にＣＭＯ５構造のＦＥＴを形成する
ことができる。又、図では１つのゲート電極を有するＦ
ＥＴを示しているが、このＦＥＴの周囲を絶縁膜で包囲
するように構成することにより、同種のＦＥＴを単一の
絶縁基板（１）上に縦横に配設することができ、高集積
化されたＦＥＴを提供することができる。
次に本発明方法の実施例を説明する。サファイア基板ｉ
■の表面に突部ｌ１ｌ）が伐るように破線部分りｚをイ
オンミリング法１ｃよりエツチング除去する。
■の表面に突部ｌ１ｌ）が伐るように破線部分りｚをイ
オンミリング法１ｃよりエツチング除去する。
突部（１１１は高さが１．５μｍ％幅が５μｍに形成さ
れている（第２図）。本実施例とは別に、サファイア基
板上に選択エピタキシャル成長法を利用して同様な突部
を形成するようにしても良い。
れている（第２図）。本実施例とは別に、サファイア基
板上に選択エピタキシャル成長法を利用して同様な突部
を形成するようにしても良い。
次いで、このサファイア基板【ｌωの表面上江上記突部
（１１）の周囲を露出させるように選択的に絶縁膜ｕ３
を形成した後、通常の減圧ＣＶＤ法によりＳｉＨ４の熱
分解法を用いて基板温度９５０℃で、厚さｏ、１５μｍ
、 ドーズ量１０〜１０ のリンを含むシリコン単結
晶よりなる膜すなわち第１の半導体膜１４１を上記絶縁
Ｉｌｌ！ （１３以外の部分に成長させる。
（１１）の周囲を露出させるように選択的に絶縁膜ｕ３
を形成した後、通常の減圧ＣＶＤ法によりＳｉＨ４の熱
分解法を用いて基板温度９５０℃で、厚さｏ、１５μｍ
、 ドーズ量１０〜１０ のリンを含むシリコン単結
晶よりなる膜すなわち第１の半導体膜１４１を上記絶縁
Ｉｌｌ！ （１３以外の部分に成長させる。
この第１の半導体膜１１４１は減圧ＣＶＤ去により成形
されるため第３図に示す如く突部１１１）の側面上にも
形成される。続いて、イオン注入法により、第１の半導
体膜圓内にＰ？ ドレイン領域或いはｎ＋ ドレイン領
域を形成するためにボロン、リン等の不純物を注入する
。次に、常圧ＣＶＤ塊により厚さ０．５μｍの酸化シリ
コンよりなる絶縁膜（１５１を形成する。突部（１１１
の端面に薄く形成された絶縁膜を除去した後、絶縁膜ｕ
Ｓ上に減圧ＣＶＤ法によりＰ＋ソース領Ｍ、或いはｎ＋
ソース領域を構成する不純物をドープしてなる多結晶
シリコン暎すなわち第２の′ｆ！−導体膜ｑｅを厚さ０
．５μｍ形成し、図示の領域αｅを残すように選択エツ
チング除去する。この除去部分に絶縁膜ｑ′７）を付設
する。上記絶縁膜１１５１の形成は常圧ＣＶＤ＆により
、ＳｉＨ４，０２の反ｔ３を用いて基板温度４００℃で
形成し、第２の半導体膜（１６）は減圧ＣＶＤ法により
ＳｉＨ４の熱分解を用いて基板温度６５０℃で行う。突
部（１１）上に形成された膜はボリシング去等で除去さ
れ、突部表面を露出させると共にそのな面レベルを第２
の半導体膜＜１６）の表向レベルと一致させる（第４図
々示）。
されるため第３図に示す如く突部１１１）の側面上にも
形成される。続いて、イオン注入法により、第１の半導
体膜圓内にＰ？ ドレイン領域或いはｎ＋ ドレイン領
域を形成するためにボロン、リン等の不純物を注入する
。次に、常圧ＣＶＤ塊により厚さ０．５μｍの酸化シリ
コンよりなる絶縁膜（１５１を形成する。突部（１１１
の端面に薄く形成された絶縁膜を除去した後、絶縁膜ｕ
Ｓ上に減圧ＣＶＤ法によりＰ＋ソース領Ｍ、或いはｎ＋
ソース領域を構成する不純物をドープしてなる多結晶
シリコン暎すなわち第２の′ｆ！−導体膜ｑｅを厚さ０
．５μｍ形成し、図示の領域αｅを残すように選択エツ
チング除去する。この除去部分に絶縁膜ｑ′７）を付設
する。上記絶縁膜１１５１の形成は常圧ＣＶＤ＆により
、ＳｉＨ４，０２の反ｔ３を用いて基板温度４００℃で
形成し、第２の半導体膜（１６）は減圧ＣＶＤ法により
ＳｉＨ４の熱分解を用いて基板温度６５０℃で行う。突
部（１１）上に形成された膜はボリシング去等で除去さ
れ、突部表面を露出させると共にそのな面レベルを第２
の半導体膜＜１６）の表向レベルと一致させる（第４図
々示）。
次に、１８０〜２００℃の熱リン酸中で突部（１１）を
選択的に除去して穴部α印を形成する。この穴部の底面
（１８ａ）が絶縁基板１１０１の表面レベルに実質的に
一致するように、エツチング時間が選ばれている。その
後、通常の熱酸化法（９５０℃、ドライ酸化）により、
穴部ｕ８１を画１戊する第１の半導体ｌ１ｌ（１４１の
部分（１４ａ）上にゲート絶縁膜となるシリコン酸化膜
（旧を５００Ａの厚さに形成する（第５図）。
選択的に除去して穴部α印を形成する。この穴部の底面
（１８ａ）が絶縁基板１１０１の表面レベルに実質的に
一致するように、エツチング時間が選ばれている。その
後、通常の熱酸化法（９５０℃、ドライ酸化）により、
穴部ｕ８１を画１戊する第１の半導体ｌ１ｌ（１４１の
部分（１４ａ）上にゲート絶縁膜となるシリコン酸化膜
（旧を５００Ａの厚さに形成する（第５図）。
その後、減圧ＣＶＤ去により、穴部ｕ８１を埋込むよう
に、リンをドープした多結晶シリコン膜を堆積し、次い
で第２の半導体膜り６１の表面が現出されるまでこの堆
積された膜をボリシング除去する。
に、リンをドープした多結晶シリコン膜を堆積し、次い
で第２の半導体膜り６１の表面が現出されるまでこの堆
積された膜をボリシング除去する。
そして、結果として穴部（１８）内にゲート電極となる
膜■を形！戊する（第３図）。
膜■を形！戊する（第３図）。
次いで、表面に絶縁膜を形ｊ況し、この絶縁膜中に、上
記第１の半導体１ｌＩｊ！＋１砿第２の半導体膜１１６
）、及びゲート電極）莫（１つを部分的に露出させかつ
相互に隔離されたコンタクトホールを穿け、このコンタ
クトホールを利用して配線を形成する。そして、＠１図
に示すような半導体装置を形成する。
記第１の半導体１ｌＩｊ！＋１砿第２の半導体膜１１６
）、及びゲート電極）莫（１つを部分的に露出させかつ
相互に隔離されたコンタクトホールを穿け、このコンタ
クトホールを利用して配線を形成する。そして、＠１図
に示すような半導体装置を形成する。
（ト）発明の効果
本発明は縦型構造の半導体装置においてソース・ドレイ
ン領域を結ぶチャンネル頭載をシリコン単結晶ＶＣより
構成しているので、キャリア移−ｊ度を大さくすること
ができ動作速度を高速化することができる。
ン領域を結ぶチャンネル頭載をシリコン単結晶ＶＣより
構成しているので、キャリア移−ｊ度を大さくすること
ができ動作速度を高速化することができる。
第１図は本発明装置の１実施例の要部断面図、第２図〜
第３図は第１図に示す装置の製造方法を示す工程図でち
る。 ＜１１・・・単結晶半導体基板、＋２１・・・第１のｆ
−尋体暎、（３）・・・絶縁膜、１４）・・・第２の半
導体膜、１５）・・・第３の半導体膜、（１Ｂ・・・突
部、αト・・穴部、＋ｔＳ・・・ゲート絶縁膜、１７１
・・・ゲート電極。
第３図は第１図に示す装置の製造方法を示す工程図でち
る。 ＜１１・・・単結晶半導体基板、＋２１・・・第１のｆ
−尋体暎、（３）・・・絶縁膜、１４）・・・第２の半
導体膜、１５）・・・第３の半導体膜、（１Ｂ・・・突
部、αト・・穴部、＋ｔＳ・・・ゲート絶縁膜、１７１
・・・ゲート電極。
Claims (5)
- （１）単結晶絶縁基板上にシリコン単結晶よりなる第１
の半導体膜、絶縁膜、及び第２の半導体膜を順番に積層
して形成すると共に、前記第１、第２の半導体膜に連絡
してチャンネル領域を構成する第３の半導体膜を形成し
、前記第１、第２の半導体膜上にそれぞれ第１、第２の
電極を形成すると共に前記第３の半導体膜上にゲート絶
縁膜を介して第３の電極を形成してなる半導体装置にお
いて、前記第３の半導体膜は前記第１の半導体膜に連続
形成されているシリコン単結晶よりなるものであること
を特徴とする半導体装置。 - （２）単結晶絶縁基板がサファイア、スピネルの単結晶
またはＺｎＯ＿２と実質的に同等な結晶系を有する酸化
物の単結晶のいずれかであることを特徴とする特許請求
の範囲第（１）項記載の半導体装置。 - （３）単結晶絶縁基板の表面上に突部を選択的に形成す
る工程と、前記絶縁基板の表面と前記突部の側面上にシ
リコン単結晶よりなる第１の半導体膜を形成する工程と
、前記第１の半導体膜の上に表面レベルが前記突部の表
面レベルに比べて下位に位置する絶縁膜を形成する工程
と、前記絶縁膜の上に第２の半導体膜を形成する工程と
、前記突部を選択的に除去してこの除去により形成され
た穴部の壁面が前記第１の半導体膜で構成されるように
する工程と、前記穴部の壁面にゲート絶縁膜を付設する
工程とを含む半導体装置の製造方法。 - （４）突部の選択形成は単結晶絶縁基板の該突部の周囲
を選択的にエッチング除去するエッチング法を用いるこ
とを特徴とする特許請求の範囲第（３）項記載の半導体
装置の製造方法。 - （５）突部の選択形成は単結晶絶縁基板の上に選択エピ
タキシャル成長法を用いて行なうことを特徴とする特許
請求の範囲第（３）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3421186A JPS62193179A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3421186A JPS62193179A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193179A true JPS62193179A (ja) | 1987-08-25 |
Family
ID=12407823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3421186A Pending JPS62193179A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552445A2 (en) * | 1992-01-24 | 1993-07-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
-
1986
- 1986-02-19 JP JP3421186A patent/JPS62193179A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0552445A2 (en) * | 1992-01-24 | 1993-07-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| EP0552445A3 (ja) * | 1992-01-24 | 1994-01-05 | Mitsubishi Electric Corp |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4016587A (en) | Raised source and drain IGFET device and method | |
| JPH0640582B2 (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JPS6159853A (ja) | シリコン結晶体構造 | |
| JPH03114233A (ja) | 半導体装置およびその製造方法 | |
| JPS62268155A (ja) | Ｃｍｏｓ・ｆｅｔ構体の製造方法 | |
| US4722912A (en) | Method of forming a semiconductor structure | |
| JP2560376B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS62193179A (ja) | 半導体装置及びその製造方法 | |
| US5012311A (en) | Semiconductor thin film device with thick insulator at gate edge | |
| JPS6015155B2 (ja) | 半導体装置の製造方法 | |
| JP2662879B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS6021540A (ja) | 半導体装置の製造方法 | |
| CA1040320A (en) | Depletion isolated semiconductor on insulator structures | |
| JPH0348657B2 (ja) | ||
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| JPH01110772A (ja) | 半導体装置の製造方法 | |
| JPS60189235A (ja) | 半導体装置の製造方法 | |
| JPS58170030A (ja) | 半導体装置の製造方法 | |
| JPS595645A (ja) | 半導体装置の製造方法 | |
| JPS6266619A (ja) | 半導体装置の製造方法 | |
| JPH03177073A (ja) | 薄膜トランジスタ | |
| JPH0666275B2 (ja) | 半導体装置の製造方法 | |
| JPS5951545A (ja) | 半導体装置 | |
| JPH01181569A (ja) | Ｓｏｉ型の電界郊果トランジスタ | |
| JPS5933878A (ja) | 電界効果型トランジスタ− |