JPS62193179A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS62193179A
JPS62193179A JP3421186A JP3421186A JPS62193179A JP S62193179 A JPS62193179 A JP S62193179A JP 3421186 A JP3421186 A JP 3421186A JP 3421186 A JP3421186 A JP 3421186A JP S62193179 A JPS62193179 A JP S62193179A
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JP
Japan
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semiconductor film
film
single crystal
semiconductor
insulating substrate
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JP3421186A
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English (en)
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Hiroyuki Aoe
青江 弘行
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642Vertical transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は単結晶絶縁基板上に形成される縦型M05FE
T等の半導体装置及びその製造方法に関する。
(ロ)従来の技術 従来の単結晶絶縁基板上に形成される半導体装置、例え
ば縦型MO5FETはサファイア基板上に第1の半導体
膜、絶縁膜、及び第2の半導体膜を順番に積層して形成
すると共に、第1、第2の半導体膜に連続する第3の半
導体膜を形成し、第1、第2の半導体膜上にそれぞれ第
1、第2の電極を形成すると共に第3の半導体膜上にゲ
ート絶縁膜を介して第3の電極を形成してなるものであ
り、特開昭58−55464号公報に詳述されている。
(ハ)発明が解決しようとする問題点 ところで、この先行技術ではFETのチャンネル領域と
なる第5の半導体膜が多結晶シリコンで形成されており
、レーザーアニール去を用いて結晶性の改善を図るべく
しているものの十分ではなく、キャリアの移動度が小さ
く素子の動作速度を速くすることが困錐であるという問
題点がある。
これは、第3の半導体膜を単結晶絶縁基板とは独立に該
絶縁基板上に堆積して形成するようにしていて単結晶化
することが難しいことによる。
に)問題点を解決するだめの手段 本発明は単結晶絶縁基板上に縦型のMOSFETを形成
するにあたり、MOSFETの活性頭載すなわちチャン
ネル領域を単結晶シリコンよりなる半導体膜により構成
することを特徴とするものである。この半導体膜の形成
は例えば単結晶絶縁基板を選択的にエツチングしてなる
突部の端面上に行うつ (ホ)作 用 本発明装置は縦型MOS F ETのチャンネル領域が
単結晶シリコンよりなる半導体膜にて構成されているの
で、キャリア移動度が多結晶シリコンに比べて大きい分
だけ動作速度の高速性が図れる。
(へ)実施例 以下本発明の実施例を図面を参照して説明するっ第1図
は本発明装置の1実施例の要部断面図を示し、第2図〜
第3図は第1図に示す装置を製造する本発明方法の1実
施例の要部工程図を示すものである。
ffJ1図において、Illは単結晶絶縁基板であるサ
ファイア基板であり、この上に単結晶シリコンよりなる
第1の半導体膜(2)、絶縁膜である酸化シリコンII
I !31、及び不純物をドープした多結晶シリコンよ
りなる第2の半導体膜f4)を順番に積層して形成しで
ある。酸化シリコン嘆(3)及び第2の半導体膜14)
はそれぞれ貫通孔(3a)(4a)を有しており、これ
ら貫通孔の孔壁上に第1の半導体膜12)に連続成長し
ている単結晶シリコンよりなる第3の半導体膜151を
備えている。この第3の半導体膜+5)は第1、第2の
半導体膜12+14+の各主面に垂直に延在しかつこれ
ら両生導体膜!2)14)に連続するように構1戊され
ている。
この第3の半導体膜151の表面にはゲート絶縁膜(6
)が付設されており、このゲート絶縁膜(6)上にゲー
ト1!極i7+が設けら;/’L テいル。(8a)〜
(8e)は絶縁膜上のコンタクトホール(9)を利用し
て第1の半導体膜(2)、第2の半導体膜(41、及び
ゲート電極(7)に接続されるAtIE線である。本実
施例ではゲート電極17+を挟んで左右にそれぞれ該ゲ
ート電極17)を共通にするFETを構成するものを示
したが、これとは別に片側にだけFETを構成するよう
にしたり、或いはこのゲート1!極の左右の第1、第2
の半導体膜12)141に注入すべき不純物を適宜選択
することにより容易にCMO5構造のFETを形成する
ことができる。又、図では1つのゲート電極を有するF
ETを示しているが、このFETの周囲を絶縁膜で包囲
するように構成することにより、同種のFETを単一の
絶縁基板(1)上に縦横に配設することができ、高集積
化されたFETを提供することができる。
次に本発明方法の実施例を説明する。サファイア基板i
■の表面に突部l1l)が伐るように破線部分りzをイ
オンミリング法1cよりエツチング除去する。
突部(111は高さが1.5μm%幅が5μmに形成さ
れている(第2図)。本実施例とは別に、サファイア基
板上に選択エピタキシャル成長法を利用して同様な突部
を形成するようにしても良い。
次いで、このサファイア基板【lωの表面上江上記突部
(11)の周囲を露出させるように選択的に絶縁膜u3
を形成した後、通常の減圧CVD法によりSiH4の熱
分解法を用いて基板温度950℃で、厚さo、15μm
、  ドーズ量10〜10 のリンを含むシリコン単結
晶よりなる膜すなわち第1の半導体膜141を上記絶縁
Ill! (13以外の部分に成長させる。
この第1の半導体膜1141は減圧CVD去により成形
されるため第3図に示す如く突部111)の側面上にも
形成される。続いて、イオン注入法により、第1の半導
体膜圓内にP? ドレイン領域或いはn+ ドレイン領
域を形成するためにボロン、リン等の不純物を注入する
。次に、常圧CVD塊により厚さ0.5μmの酸化シリ
コンよりなる絶縁膜(151を形成する。突部(111
の端面に薄く形成された絶縁膜を除去した後、絶縁膜u
S上に減圧CVD法によりP+ソース領M、或いはn+
 ソース領域を構成する不純物をドープしてなる多結晶
シリコン暎すなわち第2の′f!−導体膜qeを厚さ0
.5μm形成し、図示の領域αeを残すように選択エツ
チング除去する。この除去部分に絶縁膜q′7)を付設
する。上記絶縁膜1151の形成は常圧CVD&により
、SiH4,02の反t3を用いて基板温度400℃で
形成し、第2の半導体膜(16)は減圧CVD法により
SiH4の熱分解を用いて基板温度650℃で行う。突
部(11)上に形成された膜はボリシング去等で除去さ
れ、突部表面を露出させると共にそのな面レベルを第2
の半導体膜<16)の表向レベルと一致させる(第4図
々示)。
次に、180〜200℃の熱リン酸中で突部(11)を
選択的に除去して穴部α印を形成する。この穴部の底面
(18a)が絶縁基板1101の表面レベルに実質的に
一致するように、エツチング時間が選ばれている。その
後、通常の熱酸化法(950℃、ドライ酸化)により、
穴部u81を画1戊する第1の半導体l1l(141の
部分(14a)上にゲート絶縁膜となるシリコン酸化膜
(旧を500Aの厚さに形成する(第5図)。
その後、減圧CVD去により、穴部u81を埋込むよう
に、リンをドープした多結晶シリコン膜を堆積し、次い
で第2の半導体膜り61の表面が現出されるまでこの堆
積された膜をボリシング除去する。
そして、結果として穴部(18)内にゲート電極となる
膜■を形!戊する(第3図)。
次いで、表面に絶縁膜を形j況し、この絶縁膜中に、上
記第1の半導体1lIj!+1砿第2の半導体膜116
)、及びゲート電極)莫(1つを部分的に露出させかつ
相互に隔離されたコンタクトホールを穿け、このコンタ
クトホールを利用して配線を形成する。そして、@1図
に示すような半導体装置を形成する。
(ト)発明の効果 本発明は縦型構造の半導体装置においてソース・ドレイ
ン領域を結ぶチャンネル頭載をシリコン単結晶VCより
構成しているので、キャリア移−j度を大さくすること
ができ動作速度を高速化することができる。
【図面の簡単な説明】
第1図は本発明装置の1実施例の要部断面図、第2図〜
第3図は第1図に示す装置の製造方法を示す工程図でち
る。 <11・・・単結晶半導体基板、+21・・・第1のf
−尋体暎、(3)・・・絶縁膜、14)・・・第2の半
導体膜、15)・・・第3の半導体膜、(1B・・・突
部、αト・・穴部、+tS・・・ゲート絶縁膜、171
・・・ゲート電極。

Claims (5)

    【特許請求の範囲】
  1. (1)単結晶絶縁基板上にシリコン単結晶よりなる第1
    の半導体膜、絶縁膜、及び第2の半導体膜を順番に積層
    して形成すると共に、前記第1、第2の半導体膜に連絡
    してチャンネル領域を構成する第3の半導体膜を形成し
    、前記第1、第2の半導体膜上にそれぞれ第1、第2の
    電極を形成すると共に前記第3の半導体膜上にゲート絶
    縁膜を介して第3の電極を形成してなる半導体装置にお
    いて、前記第3の半導体膜は前記第1の半導体膜に連続
    形成されているシリコン単結晶よりなるものであること
    を特徴とする半導体装置。
  2. (2)単結晶絶縁基板がサファイア、スピネルの単結晶
    またはZnO_2と実質的に同等な結晶系を有する酸化
    物の単結晶のいずれかであることを特徴とする特許請求
    の範囲第(1)項記載の半導体装置。
  3. (3)単結晶絶縁基板の表面上に突部を選択的に形成す
    る工程と、前記絶縁基板の表面と前記突部の側面上にシ
    リコン単結晶よりなる第1の半導体膜を形成する工程と
    、前記第1の半導体膜の上に表面レベルが前記突部の表
    面レベルに比べて下位に位置する絶縁膜を形成する工程
    と、前記絶縁膜の上に第2の半導体膜を形成する工程と
    、前記突部を選択的に除去してこの除去により形成され
    た穴部の壁面が前記第1の半導体膜で構成されるように
    する工程と、前記穴部の壁面にゲート絶縁膜を付設する
    工程とを含む半導体装置の製造方法。
  4. (4)突部の選択形成は単結晶絶縁基板の該突部の周囲
    を選択的にエッチング除去するエッチング法を用いるこ
    とを特徴とする特許請求の範囲第(3)項記載の半導体
    装置の製造方法。
  5. (5)突部の選択形成は単結晶絶縁基板の上に選択エピ
    タキシャル成長法を用いて行なうことを特徴とする特許
    請求の範囲第(3)項記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0552445A2 (en) * 1992-01-24 1993-07-28 Mitsubishi Denki Kabushiki Kaisha Field effect transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0552445A2 (en) * 1992-01-24 1993-07-28 Mitsubishi Denki Kabushiki Kaisha Field effect transistor
EP0552445A3 (ja) * 1992-01-24 1994-01-05 Mitsubishi Electric Corp

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