JPS62188371A - 電荷転送装置の入力バイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、入力バイアス回路に関し、特にＣ０Ｄ（チャ
ージ・カップルド・デバイス）と称される電荷転送装置
の入力バイアス回路に関する。

背景技術 ＣＯＤはＭＯ８構造における酸化膜下のシリコン表面に
非安定状態で存在する電荷の有無を情報とし、アレイ状
に配設した転送電極に適当な制御電圧を印加して電荷を
転送電極下のシリコン表面に沿い転送するものであり、
シフトレジスタ、Ｍ延回路、演算回路更には撮像デバイ
ス等に用いられている。

かかるＣＯＤにおいてＭＯ８構造における酸化股下のシ
リコン表面に入力に応じた電荷を注入するために入力に
バイアスを付与する入力バイアス回路が不可欠となって
いる。ところが、入力に付与されるバイアスに僅かな狂
いが生じても入力レベルがＣＯＤの動作域から外れると
いう不都合が生じる。また、最適な入力バイアス点は、
ＣＯＤの製造上の種々の要因により変動し、同一ロット
。

同一ウェハ上に形成されたＣＯＤであってもその最適入
力バイアス点は一定の範囲内のばらつきを有する。従っ
て、入力バイアス回路としては最適バイアス点のばらつ
きに従って変化するバイアス電圧を発生するような構成
とする必要がある。

かかるＣＯＤの入力バイアス回路としてＲＣＡＲｅｖｉ
ｅｗ　−ＶＯＩ、　４１−Ｍａｒｃｈ　　１９８Ｑ第４
３頁のＦｉｇ、１６に開示されている回路が一般的に用
いられていた。この従来の入力バイアス回路は、２つの
基準レジスタＡ、Ｂ、帰還アンプ、コンデンサ等からな
り、基準レジスタＢの転送チャネルの幅を基準レジスタ
Ａの転送チャネルの幅の１／２にしてＣＯＤに最大取り
扱い電荷量の１７２を注入する入力電圧に対応するバイ
アス電圧を発生して入力バイアス電圧が最適バイアス点
のばらつきに従って変化するようにした構成となってい
る。

ところが、この従来の入力バイアス回路は、構成が複雑
であり、チップ上の占有面積が大になるという欠点があ
った。

発明の概要 本発明の目的は、構成が簡単でありかつチップ−Ｆの占
有面積を小さくすることができる電荷転送装置の入力バ
イアス回路を提供することである。

本発明による電荷転送装置の入力バイアス回路は、電荷
転送チャネルとなる埋込層と同一導電型の半導体層を用
いて形成された電界効果トランジスタを有し、この電界
効果トランジスタのゲートに所定電圧を印加すると同時
にドレイン・ソース間に所定電流を供給して得たソース
出力電圧を入力バイアス電圧として出力する構成となっ
ている。

実　　施　　例 以下、本発明の実施例につき添付図面を参照して詳細に
説明する。

第１図において、Ｐ型半導体基板１上にｎ−埋込層２ａ
及び２ｂが形成されている。ｎ−埋込層２ａに隣接する
ようにｎ＋拡散による電荷注入部３が設けられている。

半導体基板１のｎ−埋込層２ａ等が設けられている主面
上には酸化膜４が形が大となっており、この厚さが大に
なった部分の内部にはポリシリコン又は金属からなる１
層目の電極６．８．１０が埋設されている。酸化膜４の
厚さが小になった部分の面上には１層目の電極と同様に
ポリシリコン又は金属からなる２層目の電極５，７，９
．１１が形成されている。電極５は、電荷を注入するタ
イミングを決定するためのサンプリング電極となってい
る。又、電極６は注入された電荷を蓄えるための定電圧
電極となっており基準電圧ＶＲが印加されている。

２層目の電極５．７．９．１１の下方には１層目の電極
６．８．１０をマスクとしたセルファラインによりＰ彫
工鈍物を導入して形成されたバリヤ部１３，１４．１５
．１６が設けられている。

そして、１層目の電極６．８．１０の下方に電荷が蓄積
され、２層目の電極５．７．９．１１の下方においては
バリヤ部１３．１４．１５．１６によって１層目の電極
下よりも電子に対するポテンシャルを上げることにより
電荷の逆流が防止される。

一方、ｎ−埋込層２ｂに挾んで互いに離間したｎ＋拡散
によるドレイン領域２０及びソース領域２１が設けられ
ている。ｎ−埋込層２ｂ上には酸化膜４を介してゲート
電極２２が設けられている。

このゲート電極２２には基準電圧ＶＲが印加されている
。また、ドレイン領域２０には電源■ＤＤが供給されて
いる。ソース領域２１はディプリーション形の電界効果
トランジスタ（以下、ＦＥＴと称す）２３のドレインに
接続されている。ＦＥＴ２３のゲート及びソースは接地
され、ＦＥＴ２３は電流供給手段を形成する定電流源と
して作用する。そして、ソース領域２１に導出された電
圧が入力バイアス電圧として抵抗Ｒ１を介して電荷注入
部３に信号ａＳの出力と共に印加される。

以上に構成において、サンプリング電極としての電極５
に第２図（Ａ）に示す如きパスルφＳが印加されかつ同
図（Ｂ）に示す如く互いに逆相のパルスφ１及びφ２が
電極７，８．１１及び電極９．１０にそれぞれ印加され
たとき時刻ｔｌ、ｔ２の各瞬５問における転送チャネル
内部の電子に対するポテンシャルと電荷（電子）の動き
は次の如くなる。ずなわら、時刻ｔ１においてはパルス
φＳが高レベルとなり第３図に示す如く電極５下（第３
図Ｓ丁間）の電子に対するポテンシャルが低くなる。そ
うすると、電荷注入部３の電位ｖＩＮと定電圧電極とし
ての電極６下（第３図ＴＵ間）の電位ｖＲとの差に対応
づ−る電荷が電極６下に流入する。次いで時刻ｔ２にお
いてパルスφＳが低レベルになると、電極５下のポテン
シャルが上昇し、入力電位に対応した電荷が分離されて
電極６下に蓄積される。この電極６下に蓄積された電荷
が順次転送される。

ここで、ＣＯＤで転送できる電荷量（最大取り扱い電荷
量）には限界があるので、最適入力バイアス電圧は、最
大取り扱い電荷量の１／２の電荷量を注入する値すなわ
ち電荷注入部３の電位を電極６下のポテンシャルよりも
入力ダイナミックレンジＩｏの１／２だけ低い電位とす
るような値となる。

一方、ゲート電極２２下（第３図ＱＲ間）のポテンシャ
ルは低電圧電極としての電極６下のポテンシャルに等し
い。今、定電流源として作用するＦＥＴ２３によってゲ
ート電極２２下に形成されるチャネルから所定電流がソ
ース領域２１に流れるので、ソース領域２１（第３図Ｐ
Ｑ間）の電位が低下する。従って、ＦＥＴ２３として適
当な特性のものを用いればソース領域２１に導出される
電圧を最適入力バイアス電圧に等しくすることができる
。また、埋込層２ｂ、ドレイン領域２０゜ソース領域２
１．ゲート電極２２からなるＦＥＴはＣＣＤと同一の■
程で同一チップ上に同時に形成できるので、プロセスの
ばらつきの影響をＣＣＤど同様に受け、ＣＯＤの最適入
力バイアス点がばらついてもそのばらつきに従って変化
する入力バイアス電圧が得られることとなる。

尚、上記実施例においては電流供給手段としてディプリ
ーション形のＦＥＴ２３が用いられていたが、電流供給
手段としては定電流源として作用するように接続された
■ンハンスメント形のＦＥ抗を用いることもできる。

発明の効果 以上詳述した如く本発明による電荷転送装置の入力バイ
アス回路は、電荷転送チャネルとなる埋込層と同一導電
型の半導体層を用いて形成された電界効果トランジスタ
のゲートに所定電圧を印加すると同時にドレイン・ソー
ス間に所定電流を供給して得たソース出力電圧を入力バ
イアス電圧として出力する構成となっているので、プロ
セスのばらつきによるＣＯＤの最適入力バイアス点のば
らつきに従って変化する入力バイアス電圧を簡単な構成
によって得ることができ、素子数を少なくしてチップ上
の占有面積を小とすることができることとなる。従って
、本発明によればＣＯＤチップ全体の大きさを小とする
ことによる小止りの向上、コストダウン等のメリットが
期待できるのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す図、第２図は、第１
図の装置に供給されるパルスを示す波形図、第３図は、
第１図の装置の各部のポテンシャルを示す図である。 主要部分の符号の説明 ２ａ、２ｂ・・・・・・埋込層 ２０・・・・・・ドレイン領域 ２１・・・・・・ソース領域 ２２・・・・・・ゲート電極 ２３・・・・・・ＦＥＴ

Claims (1)

【特許請求の範囲】
1. 所定導電型の埋込層に入力信号に応じた電荷を注入し、
   前記埋込層上に絶縁膜を介して形成されかつ所定方向に
   順次配列された複数の転送電極によつて前記電荷を前記
   埋込層の表面に沿つて前記所定方向に順次転送する電荷
   転送装置の入力バイアス回路であつて、前記埋込層と同
   一導電型の半導体層と、前記半導体層上に絶縁膜を介し
   て形成されたゲート電極と、前記ゲート電極下の前記半
   導体層を挾んで互いに離間して形成されたドレイン領域
   及びソース領域と、前記ドレイン領域とソース領域間に
   所定電流を供給する電流供給手段とからなり、前記ゲー
   ト電極に所定電圧を印加して前記ソース領域に導出され
   た電圧を前記入力信号をバイアスするバイアス電圧とし
   て出力することを特徴とする電荷転送装置の入力バイア
   ス回路。