JPS6218032A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6218032A
JPS6218032A JP15750685A JP15750685A JPS6218032A JP S6218032 A JPS6218032 A JP S6218032A JP 15750685 A JP15750685 A JP 15750685A JP 15750685 A JP15750685 A JP 15750685A JP S6218032 A JPS6218032 A JP S6218032A
Authority
JP
Japan
Prior art keywords
magazine
substrates
etching
substrate
lock
Prior art date
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Pending
Application number
JP15750685A
Other languages
English (en)
Inventor
Seiichi Sato
誠一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS6218032A publication Critical patent/JPS6218032A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 基板上のアルミニウムを含む導電体層のパターニングの
ためのエツチングまたは該エツチングに続くレジスト除
去をドライ処理によって行うに際して、 該処理後に続く該基板°のマガジンへの収納を水分の除
去された雰囲気内で行うことにより、パターニングされ
た該導電体層におけるアフタコロ−ジョンの発生を抑制
するものである。
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特に、基板上
のアルミニウムを含む導電体層のパターニングのための
エツチングまたは該エツチングに続くレジストh去をド
ライ処理によって行う際の、該処理後に続く該基板のマ
ガジイへの収納方法の改良に関す。
半導体装置において基板に形成された素子の配線には、
アルミニウムを含む導電体層をパターニングして形成し
た配線を多用している。
そのパターニングには、パターンの微細化もあってドラ
イ処理が採用されるようになってきたが、その処理に使
用される作用ガスの影響による配線の信頼性低下を極力
抑えることが重要である。
〔従来の技術〕
第3図はアルミニウムを含む導電体層のドライエツチン
グ後に続く基板のマガジンへの収納を従来方法で実施す
る装置例の要部構成図である。
同図において、Wは基板(ウェーハ)、矢印aは基板W
の移動を示す。
エツチング前の基板Wは、表向のアルミニウムを含み配
線を形成する導電体層上に該配線に対応してパターニン
グされたレジスト層が形成されている。
この基板Wは、減圧状態(例えば0.I Torr程度
)のエツチング処理室1に送り込まれ、上記レジスト層
をマスクにして塩素系作用ガスにより上記導電体層がエ
ツチングされるが、本装置は、エツチングされた基板W
を減圧(例えばl Torr程度)したロードロック2
内に搬送アーム3により移送シ、ロードロック2を大気
圧にリークした後搬送アーム3により大気中にある搬送
コンベア4上に載置し、搬送コンベヤ4により大気中に
あるマガジンMに収納する。
この操作は、所謂枚葉処理として、新しい基板Wが順次
送り込まれて継続的に行われる。
マガジンMは、複数枚(例えば25枚)の基板を収納出
来るもので、基板Wの収納毎に迫り上げ機構5により逐
次迫り上げられて、基板Wを所定の枚数まで連続的に収
納する。
第4図は第3図図示エツチングに続きレジスト除去をド
ライ処理で行いその後に続く基板のマガジンへの収納を
従来方法で実施する装置例の要部構成図である。
同図において、6は前記レジスト層をドライ処理で除去
(所謂灰化)する灰化処理室である。
灰化処理室6は、第3図に示すエツチング処理室1とロ
ードロック2との間に介在してエツチング処理室1から
基板Wが移送され、エツチング処理室1で導電体層をエ
ツチングする際のマスクとなったレジスト層を減圧状態
(例えばl Torr程度)の酸素ラジカルにより灰化
除去する。
灰化処理室6にある基1wをマガジンMに収納するまで
の操作は、第3図に示すエツチング処理室からの収納と
同様である。
〔発明が解決しようとする問題点〕
上記エツチングは、エツチングされる導電体層にアルミ
ニウムを含むこと、作用ガスが塩素系ガスであることか
ら、エツチング後の導電体層側面に塩素(CI)が吸着
されており、第3図に示す如くエツチング後であれ、第
4図に示す如くレジスト除去後であれ、基板Wが大気中
に曝されると、上記塩素は大気中の水分と結合して塩酸
(IIcI)になり、第5図に示すように、上記導電体
層で形成された配線7に亀裂状の腐食(アフタコロ−ジ
ョンと称する)8を発生させる。
このアフタコロ−ジョン8は、その成長速度が甚だしく
は4μm/時程度になることがあって、配線7を横断す
ると配線7を断線させ、横断せずとも配線7の信頼性を
低下させるものである。
このためアフタコロ−ジョン8の発生を極力抑えること
が望ましく、その方法として、例えば上記エツチングの
後、硝酸(I(NO) )に浸漬して配線7の露出表面
に酸化膜を°形成する方法があるが、エツチングしてか
ら上記浸漬までの時間を極力短くする必要がある。
然るに上記枚葉処理においては、マガジンMに所定枚数
の基板Wが収納されるまでの間に相当の時間を要しその
間基板Wが大気中に曝されるため、マガジンM毎に上記
浸漬を行ったのではアフタコロ−ジョン8発生に対して
十分な抑制効果が得られなくなり、また、エツチングの
終わった基板Wを次々に浸漬したのでは、枚葉処理の省
力効果が失われる問題がある。
〔問題点を解決するための手段〕
上記問題点は、基板上のアルミニウムを含む導電体層の
パターニングのためのエツチングまたは該エツチングに
続くレジスト除去をドライ処理によって行うに際して、
該処理後に続く該基板のマガジンへの収納を水分の除去
された雰囲気内で行う本発明の製造方法によって解決さ
れる。
〔作用〕
第5図図示アフタコロ−ジョン8の発生は、先に説明し
たように、電極7側面に吸着された塩素が水分と結合し
て塩酸になることに起因している。
従って、基Mj、Wが水分の除去された雰囲気中にある
間はアフタコロ−ジョン8の発生が抑えられる。この水
分の除去された雰囲気は、従来例のロードロック2内の
減圧状態と同様の雰囲気でも良く、ドライ窒素(N2)
の雰囲気でも良い。
即ち上記方法によれば、従来例の如き枚葉処理において
マガジンMに所定枚数の基板Wが収納されるまでの間に
相当の時間を要しても、該収納が終わるまで基板Wを放
置して支障がない。
かくして前記硝酸浸漬をマガジンM毎に行うことが可能
になり、アフタコロ−ジョン8の発生を抑えなから枚葉
処理の省力効果を上げることが出来る。
〔実施例〕
第1図は本発明の方法を実施する装置の実施例また第2
図は同じく他の実施例の要部構成図である。
第1図に示す装置は、第3図図示装置に搬送コンベヤ4
.迫り上げ機構5.マガジン間1部分を収めるロードロ
ック9をロードロック2に繋げて設けたものである。
ロードロック9は、減圧(例えばI Torr程度)ま
たはトライ窒素雰囲気にして、マガジンMが基板Wを収
納する操作を行い、所定枚数の収納が終わったところで
大気に解放する。
アフタコロ−ジョン8 (第5図図示)発生抑制の硝酸
浸漬は、上記解放直後にマガジンM毎に行えば良い。
か(すれば、アフクコロージョン8発生の抑制に関して
エツチングの終わった基板Wを次々に硝酸浸漬したのと
同等の効果が得られる。
第2図に示す装置は、第3図図示装置のロードロック2
を拡大してロードロック10となし、その中に搬送コン
ベヤ4.迫り上げ機構5.マガジンM9部分をも収めた
ものである。
ロードロック10は、ロードロック2と同様に減圧(例
えばI Torr程度)してエツチング処理室lからの
基板Wを受は入れ、且つマガジンMが基板Wを収納する
操作を行い、所定枚数の収納が終わったところで大気に
解放する。
アフタコロ−ジョン8 (第5図図示)発生抑制の硝酸
浸漬は、上記解放直後にマガジンM毎に行えば良い。
かくすれば第1図図示の場合と同様に、アフタ] 0−
 X;ヨン8発生の抑制に関してエツチングの終わった
基板Wを次々に硝酸浸漬したのと同等の効果が得られる
なお上記実施例では、エツチングした基板Wをマガジン
Mに収納する場合を述べたが、第4図に示す如くエツチ
ングに続くレジスト灰化を介在させても同様に効果が得
られることは、容易に類推出来る。
【ン発明の効果〕
以上説明したように本発明の構成によれば、基板上のア
ルミニウムを含°む導電体層のパターニングのためのエ
ツチングまたは該エツチングに続くレジスト除去をドラ
イ処理の枚葉処理によって行う際に、基板をマガジン内
に放置してもアフタコロ−ジョンの発生を抑制すること
が出来て、該枚葉処理による省力化を効果的にさせる効
果がある。
【図面の簡単な説明】
第1図は本発明の方法を実施する装置の実施例の要部構
成図、 第2図は同じく他の実施例の鰐部構成図、第3図は従来
方法を実施する装置例の要部構成図、 第4図は従来方法を実施する他の装置例の要部構成図、 第5図はアフタコロ−ジョンを示す平面図、である。 図において、 ■はエツチング処理室、 2.9、lOはロードロック、 3は搬送アーム、 4は搬送コンベヤ、 5は迫り上げ機構、 6は灰化処理室、 7は配線、 8はアフタコロ−ジョン、 Wは基板、 Mはマガジン、 aはWの移送を示す矢印、 である。 % 1 図

Claims (1)

  1. 【特許請求の範囲】 1)基板上のアルミニウムを含む導電体層のパターニン
    グのためのエッチングまたは該エッチングに続くレジス
    ト除去をドライ処理によって行うに際して、該処理後に
    続く該基板のマガジンへの収納を水分の除去された雰囲
    気内で行うことを特徴とする半導体装置の製造方法。 2)上記水分の除去された雰囲気は、上記処理を行う処
    理室に繋がるロードロックによって形成することを特徴
    とする特許請求の範囲第1項記載の半導体装置の製造方
    法。
JP15750685A 1985-07-17 1985-07-17 半導体装置の製造方法 Pending JPS6218032A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6455827A (en) * 1987-08-27 1989-03-02 Chlorine Eng Corp Ltd Device for removal of resist film
JPS6454730A (en) * 1987-08-26 1989-03-02 Nec Corp Dry etching device
JPS6454731A (en) * 1987-08-26 1989-03-02 Nec Corp Production device for semiconductor
US5445484A (en) * 1990-11-26 1995-08-29 Hitachi, Ltd. Vacuum processing system

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186326A (ja) * 1983-04-06 1984-10-23 Hitachi Ltd プラズマ処理装置

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