JPS62179045A - 制御装置 - Google Patents
制御装置Info
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- JPS62179045A JPS62179045A JP2094286A JP2094286A JPS62179045A JP S62179045 A JPS62179045 A JP S62179045A JP 2094286 A JP2094286 A JP 2094286A JP 2094286 A JP2094286 A JP 2094286A JP S62179045 A JPS62179045 A JP S62179045A
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- 238000012546 transfer Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマルチプロセッサシステムにおいて、初期プロ
グラム転送を実行する制御装置に関するものである。
グラム転送を実行する制御装置に関するものである。
マイクロプロセッサシステムにおいて大規模なもの、特
にマルチプロセッサシステムにおいてはその制御プログ
ラムの保守の容易性等のため、制御プログラム全７０ツ
ピデイスク装置等の外部記憶装置に蓄えておき、システ
ムの動作開始時に各プロセッサのプログラムメモリ領域
に外部記憶装置から制御プログラムを転送する方法が！
般に行われる。
にマルチプロセッサシステムにおいてはその制御プログ
ラムの保守の容易性等のため、制御プログラム全７０ツ
ピデイスク装置等の外部記憶装置に蓄えておき、システ
ムの動作開始時に各プロセッサのプログラムメモリ領域
に外部記憶装置から制御プログラムを転送する方法が！
般に行われる。
上記動作全実現する従来の制御装置例のブロック口金第
５図に示す。第５図において、主プロセツサ１は例えば
電源投入等によるシステムの動作開始時にデータバスバ
ッファ７を通して外部記憶装置６に蓄えられている従プ
ロセツサ２用の制御プログラム１に：Ｍ、み出し、１＠
次アドレス・データセレクタ５１を介して定プロセッサ
２用のプログラムメモリ５に転送する。アドレス・デー
タセレクタ５１には主プロセツサ１より選択信号が与え
られこれにより主プロセツサｌのアドレス／データバス
がプログラムメモリ５に与えられるようになっている。
５図に示す。第５図において、主プロセツサ１は例えば
電源投入等によるシステムの動作開始時にデータバスバ
ッファ７を通して外部記憶装置６に蓄えられている従プ
ロセツサ２用の制御プログラム１に：Ｍ、み出し、１＠
次アドレス・データセレクタ５１を介して定プロセッサ
２用のプログラムメモリ５に転送する。アドレス・デー
タセレクタ５１には主プロセツサ１より選択信号が与え
られこれにより主プロセツサｌのアドレス／データバス
がプログラムメモリ５に与えられるようになっている。
また、この間従プロセッサ２は主プロセッサエによって
線１ａｉ介して継続的にリセットされており、動作全開
始しない。
線１ａｉ介して継続的にリセットされており、動作全開
始しない。
プログラムメモリ５への制御プログラムの転送が終了す
ると、主プロセツサ１は、まず選択信号を切＃）替えて
従プロセツサ２のアドレス／データバスがアドレス・デ
ータセレクタ５１に介してプログラムメモリ５に与えら
れるようにし、しかる稜線１ａ上のリセット信号を信号
無しとする。これにより、にプロセッサ２はプログラム
メモリ５上の制御プログラムの実行を開始する。なお、
主プロセツサ１用の制御プログラムに関してもＲＯＭ等
に蓄えられた初期設走プログラムの制御下において外部
記憶装置６から主プロセツサ１自身のプログラムメモリ
領域に転送する方法が一般的であるが、第５図において
はこの部分を省略しである。
ると、主プロセツサ１は、まず選択信号を切＃）替えて
従プロセツサ２のアドレス／データバスがアドレス・デ
ータセレクタ５１に介してプログラムメモリ５に与えら
れるようにし、しかる稜線１ａ上のリセット信号を信号
無しとする。これにより、にプロセッサ２はプログラム
メモリ５上の制御プログラムの実行を開始する。なお、
主プロセツサ１用の制御プログラムに関してもＲＯＭ等
に蓄えられた初期設走プログラムの制御下において外部
記憶装置６から主プロセツサ１自身のプログラムメモリ
領域に転送する方法が一般的であるが、第５図において
はこの部分を省略しである。
以上述べた従来の方法によれば、主プロセツサ１部から
従プロセツサ２部へ制御プログラムを転送する機能を実
現する場合アドレス・データセレクタ５１が必要不可欠
であり、このため部品点数が多くなり高価になるという
欠点があった。
従プロセツサ２部へ制御プログラムを転送する機能を実
現する場合アドレス・データセレクタ５１が必要不可欠
であり、このため部品点数が多くなり高価になるという
欠点があった。
本発明の目的は、上記した従来技術の欠点をなくシ、部
品点数を増加させずに制御プログラムの初期転送動ＦＩ
Ｆ、全実現できる安価な制御装置全提供することである
。
品点数を増加させずに制御プログラムの初期転送動ＦＩ
Ｆ、全実現できる安価な制御装置全提供することである
。
本発明は、マルチプロセッサシステムにおいて、各プロ
セッサ間のデータ授受を行うために双方のプロセッサか
ら互いにアクセス可能な書き込み読み出しのできるメモ
リ （以下共有メモリという）を設けることが一般的で
ある点に着目し、従プロセツサの制御プログラムを主プ
ロセツサにより共有メモリへ転送し、この共有メモリ上
の制御プログラムｋｌプロセッサが実行開始するように
したものである。
セッサ間のデータ授受を行うために双方のプロセッサか
ら互いにアクセス可能な書き込み読み出しのできるメモ
リ （以下共有メモリという）を設けることが一般的で
ある点に着目し、従プロセツサの制御プログラムを主プ
ロセツサにより共有メモリへ転送し、この共有メモリ上
の制御プログラムｋｌプロセッサが実行開始するように
したものである。
まず、本発明全適用するのに好適な共有メモリを有する
マルチプロセッサシステムの例を説明する。
マルチプロセッサシステムの例を説明する。
第３図はレーザビームプリンタ等のプリンタコントロー
ラの例を示すブロック図である。
ラの例を示すブロック図である。
第３図において、システムはデータ受信及びコントロー
ラの全体制御を担当する主プロセツサ１と受信したデー
タに対応する文学上ドツトパターンに展開して印刷する
従プロセツサ２の２つのプロセッサから構成されている
。主プロセッ？１は外部のデータソース３工から送られ
て来る印刷データ（文字コード）をインタフェース回路
３２ｔ−介して受信し、当該データをメモリコントロー
ラ３を介して共有メモリ４に蓄える。一方、従プロセツ
サ２は共有メモリ４に蓄えられた印刷データを逐次メモ
リコントローラ３を介して読み出し、図示しない文字の
ドツトイメージを記憶しているメモリを参照しながら印
刷データに対応する文字のドツトパターンを印刷メモリ
３３上に展開していき、１頁分のドツトパターンの展開
が終了すると印刷メモリ３３上のドツトパターンをプリ
ンタに印刷出力する。なお、メモリコントローラ３は王
プロセッサｌ及び従プロセツサ２の共有メモリ４へのア
クセスを調停する役割を呆たすものである。これによシ
、王プロセッ′＋ｊ１と従プロセツサ２が同一のメモリ
４にアクセスできるためデータの受は渡しが効率よく行
える。このような効率のよいデータの受は渡しを実現す
るために共有メモリ方式は一般によく使われる。
ラの全体制御を担当する主プロセツサ１と受信したデー
タに対応する文学上ドツトパターンに展開して印刷する
従プロセツサ２の２つのプロセッサから構成されている
。主プロセッ？１は外部のデータソース３工から送られ
て来る印刷データ（文字コード）をインタフェース回路
３２ｔ−介して受信し、当該データをメモリコントロー
ラ３を介して共有メモリ４に蓄える。一方、従プロセツ
サ２は共有メモリ４に蓄えられた印刷データを逐次メモ
リコントローラ３を介して読み出し、図示しない文字の
ドツトイメージを記憶しているメモリを参照しながら印
刷データに対応する文字のドツトパターンを印刷メモリ
３３上に展開していき、１頁分のドツトパターンの展開
が終了すると印刷メモリ３３上のドツトパターンをプリ
ンタに印刷出力する。なお、メモリコントローラ３は王
プロセッサｌ及び従プロセツサ２の共有メモリ４へのア
クセスを調停する役割を呆たすものである。これによシ
、王プロセッ′＋ｊ１と従プロセツサ２が同一のメモリ
４にアクセスできるためデータの受は渡しが効率よく行
える。このような効率のよいデータの受は渡しを実現す
るために共有メモリ方式は一般によく使われる。
次に本発明の具体的実施例全詳細に説明する。
第１図は本発明の具体的実施例を示すブロック図である
。また第２図は第１図の従プロセツサ２が制御するメモ
リのメモリアップである。
。また第２図は第１図の従プロセツサ２が制御するメモ
リのメモリアップである。
第１図において、主プロセツサ１はシステムの動作開始
時、フロッピディスク等の外部記憶装置６からデータバ
スバッファ７ｖｉｌ−通して従プロセツサ２用の制御プ
ログラムメモリ読み出し、メモリコントローラ３を介し
て共有メモリ４へ転送する。本システムにおいて便用し
ているマイクロプロセッサにおいてはリセットｙ除恢の
初期実行開始アドレスがＦＦＦＦＯＨ省地であるため、
従プロセツサ２が制御する際、共有メモリ４はこの番地
ｔ−含む位置に配置され、かつ主プロセツサ１が制御プ
ロダラムを共有メモリ４上に転送終了した時点で共■メ
モリ４のアドレスＦＦＦＦＯＨ番地には従プロセツサ２
の初期動作用プログラムの開始点が配置きれるように予
め従プロセツサ２用の制御プログラムが構成されている
。従って主プロセツサ１は単に共有メモリ４上のＦＦＦ
ＦＯＨ番地を含むある連続したアドレスのメモリ領域に
制御プログラムを転送するだけである。本実施例におい
ては、具体的には、共有メモリ４上のアドレスＦＣＯＯ
ＯＩ（番地からＦＦＦＦＦＨ番地に制御プログラムは転
送される。
時、フロッピディスク等の外部記憶装置６からデータバ
スバッファ７ｖｉｌ−通して従プロセツサ２用の制御プ
ログラムメモリ読み出し、メモリコントローラ３を介し
て共有メモリ４へ転送する。本システムにおいて便用し
ているマイクロプロセッサにおいてはリセットｙ除恢の
初期実行開始アドレスがＦＦＦＦＯＨ省地であるため、
従プロセツサ２が制御する際、共有メモリ４はこの番地
ｔ−含む位置に配置され、かつ主プロセツサ１が制御プ
ロダラムを共有メモリ４上に転送終了した時点で共■メ
モリ４のアドレスＦＦＦＦＯＨ番地には従プロセツサ２
の初期動作用プログラムの開始点が配置きれるように予
め従プロセツサ２用の制御プログラムが構成されている
。従って主プロセツサ１は単に共有メモリ４上のＦＦＦ
ＦＯＨ番地を含むある連続したアドレスのメモリ領域に
制御プログラムを転送するだけである。本実施例におい
ては、具体的には、共有メモリ４上のアドレスＦＣＯＯ
ＯＩ（番地からＦＦＦＦＦＨ番地に制御プログラムは転
送される。
主プロセツサ１は制御プログラムの転送中線１ａを介し
てリセット信号を信号有りのままとし、これにより従プ
ロセツサ２は動作を開始しない。
てリセット信号を信号有りのままとし、これにより従プ
ロセツサ２は動作を開始しない。
制御プログラムの転送終了後玉プロセッサ１はリセット
信号を信号無しとし、これにより従プロセツサ２は動作
を開始する。
信号を信号無しとし、これにより従プロセツサ２は動作
を開始する。
従プロセツサ２は共有メモリ４上に準備されたアドレス
ＦＦＦＦＯＨ番地を開始点とする初期動作用プログラム
を実行することによりアドレスＦＣＯＯＯＨ番地からＦ
Ｅ７ＦＦＨ番地の合計１０に）（イドの制御プログラム
（第２図における斜線部）？アドレス０？先頭番地とす
るプログラムメモリ５へ転送する。なお、初期動作用プ
ログラムにはプログジムメモリ５へ転送すべき制御プロ
グラムの合計バイト数が設定されてンリ、これにより転
送バイト数は５Ｊ変となっている。制御プログラムの共
有メモリ４からプログラムメモリ５への転送終了後、虻
プロセッ′！ｌＩ″２のプログラムはプログラムメモリ
５上の開始点（本具体例においては４００Ｈ番地）に制
御が移る。それ以降従プロセツサ２は周辺ハードウェア
回路の初期設定等全行い、。
ＦＦＦＦＯＨ番地を開始点とする初期動作用プログラム
を実行することによりアドレスＦＣＯＯＯＨ番地からＦ
Ｅ７ＦＦＨ番地の合計１０に）（イドの制御プログラム
（第２図における斜線部）？アドレス０？先頭番地とす
るプログラムメモリ５へ転送する。なお、初期動作用プ
ログラムにはプログジムメモリ５へ転送すべき制御プロ
グラムの合計バイト数が設定されてンリ、これにより転
送バイト数は５Ｊ変となっている。制御プログラムの共
有メモリ４からプログラムメモリ５への転送終了後、虻
プロセッ′！ｌＩ″２のプログラムはプログラムメモリ
５上の開始点（本具体例においては４００Ｈ番地）に制
御が移る。それ以降従プロセツサ２は周辺ハードウェア
回路の初期設定等全行い、。
通常の処理へと移行する。
上記の制御プログラムの初期転送実行終了後は、共有メ
モリ４上のアドレスＦＣＯＯＯＨ−ＦＦＦＦＦ）１番地
は主プロセツサ１及び従プロセツサ２間の通常のデータ
授受に使用してよく、制御プログラムを保持しておく必
要はない。
モリ４上のアドレスＦＣＯＯＯＨ−ＦＦＦＦＦ）１番地
は主プロセツサ１及び従プロセツサ２間の通常のデータ
授受に使用してよく、制御プログラムを保持しておく必
要はない。
なお、本実施例においては、共有メモリ４が従プロセツ
サ２用の制御プログラムを蓄えるに十分なだけの容量が
ある場合について述べたが、共有メモリ４の容量が小さ
い場合であっても、制御プログラム全分割して転送すれ
ばよい。また、本実施例においては、従プロセツサ２用
の制御プログラム金子め蓄えておく手段としてフロッピ
ディスク装置などの外部記憶装置６を示したが、これに
限定されることはなく、例えば主プロセツサｌに接続さ
れたＲＯＭ等であってもよい。さらに、本具体例におい
ては、使用するマイクロプロセッサの初期実行開始アド
レスがＦＦＦＦＯＨ番地である場合について述べたが、
これに限定きれることはなく、マイクロプロセッサの初
期実行開始アドレスに合わせて共有メモリ４のアドレス
配置１１ヲ行えばよい。また、以上の説明で−１、説明
を簡単にするために王プロセッサ１側から見た共有メモ
リ４のアドレス配置と従プロセツサ２側から見た共有メ
モリ４のアドレス配置が同じであるものとしたが、しば
しばこれらは異なる場合がある。これらは主プロセツサ
１側及び従プロセツサ２側の図示しないアドレスデコー
ド回路によって決定される。しかし前記共有メモリ４の
アドレス配置が異なる場合であっても、それらはシステ
ム構築時に一定の相関関係を持って決定されるため、そ
れ全認識して主プロセツサ１による制御プログラム転送
処理を用意しておけばよく、本発明の適用をいささかも
妨げるものではない。
サ２用の制御プログラムを蓄えるに十分なだけの容量が
ある場合について述べたが、共有メモリ４の容量が小さ
い場合であっても、制御プログラム全分割して転送すれ
ばよい。また、本実施例においては、従プロセツサ２用
の制御プログラム金子め蓄えておく手段としてフロッピ
ディスク装置などの外部記憶装置６を示したが、これに
限定されることはなく、例えば主プロセツサｌに接続さ
れたＲＯＭ等であってもよい。さらに、本具体例におい
ては、使用するマイクロプロセッサの初期実行開始アド
レスがＦＦＦＦＯＨ番地である場合について述べたが、
これに限定きれることはなく、マイクロプロセッサの初
期実行開始アドレスに合わせて共有メモリ４のアドレス
配置１１ヲ行えばよい。また、以上の説明で−１、説明
を簡単にするために王プロセッサ１側から見た共有メモ
リ４のアドレス配置と従プロセツサ２側から見た共有メ
モリ４のアドレス配置が同じであるものとしたが、しば
しばこれらは異なる場合がある。これらは主プロセツサ
１側及び従プロセツサ２側の図示しないアドレスデコー
ド回路によって決定される。しかし前記共有メモリ４の
アドレス配置が異なる場合であっても、それらはシステ
ム構築時に一定の相関関係を持って決定されるため、そ
れ全認識して主プロセツサ１による制御プログラム転送
処理を用意しておけばよく、本発明の適用をいささかも
妨げるものではない。
第４図は本発明の他の実施例を示すブロック図である。
第４図において、第１図と異なる点は詑プロセッサ２用
のプログラムメモリ５が削除されている点である。
のプログラムメモリ５が削除されている点である。
第４図においては、主プロセツサ１によって共有メモリ
４上へ転送された制御プログラムは以降その１ま保持さ
れ、従プロセツサ２は共有メモリ上でプログラム奮実行
する。こうすることにより従プロセツサ２用の専用プロ
グラムメモリ５を削除できるため、更に部品点数全削減
でき、安価にすることができる。なお、上記以外の動作
は第１図に示した上記実施例と同様である。
４上へ転送された制御プログラムは以降その１ま保持さ
れ、従プロセツサ２は共有メモリ上でプログラム奮実行
する。こうすることにより従プロセツサ２用の専用プロ
グラムメモリ５を削除できるため、更に部品点数全削減
でき、安価にすることができる。なお、上記以外の動作
は第１図に示した上記実施例と同様である。
本発明によれば、マルチプロセッサシステムにおいて、
データ授受のために設けられている各プロセッサが互い
にアクセス可能な書き込み読み出しのできる共有メモリ
全利用して、主プロセツサから従プロセツサへ制御プロ
グラムを転送し従プロセツサの初期動作が実行できるよ
うにしたので、従プロセツサ用の専用プログラムメモリ
に対して直接主プロセツサがアクセスする必要がなくな
る。
データ授受のために設けられている各プロセッサが互い
にアクセス可能な書き込み読み出しのできる共有メモリ
全利用して、主プロセツサから従プロセツサへ制御プロ
グラムを転送し従プロセツサの初期動作が実行できるよ
うにしたので、従プロセツサ用の専用プログラムメモリ
に対して直接主プロセツサがアクセスする必要がなくな
る。
従って従プロセツサ用の専用プログラムメモリへのアド
レス・データセレクタを削除できるため部品点数全低減
でき、制御装置を安価にすることができる。
レス・データセレクタを削除できるため部品点数全低減
でき、制御装置を安価にすることができる。
第１図は本発明の一笑施例を示すブロック図、第２図は
第１図における従プロセツサが制御するメモリのメモリ
アップ、第３図はプリンタコントローラの例金示すブロ
ック図、第４図は本発明の他の実施例會示すブロック図
、第５図は従来の制御装置の一例を示すブロック図であ
る。 図において、１は゛主プロセッサ、２は従プロセツサ、
３はメモリコントローラ、４は共有メモリ、５はプログ
ラムメモリ、６は外部記憶装置、７はデータバスバッフ
ァ、３１ａｙ”−タソース、３２はインタフェース回路
、３３は印刷メモリ、５１はアドレス・データセレクタ
である。 特許出願人の名称 日立工機株式会社牙２区 ７ドしス １ 太３図 十４図
第１図における従プロセツサが制御するメモリのメモリ
アップ、第３図はプリンタコントローラの例金示すブロ
ック図、第４図は本発明の他の実施例會示すブロック図
、第５図は従来の制御装置の一例を示すブロック図であ
る。 図において、１は゛主プロセッサ、２は従プロセツサ、
３はメモリコントローラ、４は共有メモリ、５はプログ
ラムメモリ、６は外部記憶装置、７はデータバスバッフ
ァ、３１ａｙ”−タソース、３２はインタフェース回路
、３３は印刷メモリ、５１はアドレス・データセレクタ
である。 特許出願人の名称 日立工機株式会社牙２区 ７ドしス １ 太３図 十４図
Claims (1)
- １つあるいは複数の処理を複数のプロセッサにより分担
して実行するマルチプロセッサシステムにおいて、制御
プログラムを予め記憶しておく不揮発性の第１の記憶手
段及び各プロセッサ間のデータ授受を行うための各プロ
セッサ同志が互いにアクセス可能でかつ書き込み読み出
しのできる第２の記憶手段を設け、システムの動作開始
時に主となるプロセッサによって従となるプロセッサの
制御プログラムを前記第１の記憶手段から前記第２の記
憶手段に転送するようにし、かつ従となるプロセッサの
初期実行開始アドレスを前記第２の記憶手段上に設定し
たことを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094286A JPS62179045A (ja) | 1986-01-31 | 1986-01-31 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094286A JPS62179045A (ja) | 1986-01-31 | 1986-01-31 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62179045A true JPS62179045A (ja) | 1987-08-06 |
Family
ID=12041253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2094286A Pending JPS62179045A (ja) | 1986-01-31 | 1986-01-31 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62179045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212363A (ja) * | 1988-03-28 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムの初期設定方法及びその装置 |
| JPH02114293A (ja) * | 1988-10-24 | 1990-04-26 | Yokogawa Electric Corp | グラフィックディスプレイ装置 |
| JPH03109951A (ja) * | 1989-09-22 | 1991-05-09 | Canon Inc | 衝突式気流粉砕機及び粉砕方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447546A (en) * | 1977-09-22 | 1979-04-14 | Hitachi Ltd | Program loading method for multiple process system |
-
1986
- 1986-01-31 JP JP2094286A patent/JPS62179045A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447546A (en) * | 1977-09-22 | 1979-04-14 | Hitachi Ltd | Program loading method for multiple process system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212363A (ja) * | 1988-03-28 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムの初期設定方法及びその装置 |
| JPH02114293A (ja) * | 1988-10-24 | 1990-04-26 | Yokogawa Electric Corp | グラフィックディスプレイ装置 |
| JPH03109951A (ja) * | 1989-09-22 | 1991-05-09 | Canon Inc | 衝突式気流粉砕機及び粉砕方法 |
| JPH0651130B2 (ja) * | 1989-09-22 | 1994-07-06 | キヤノン株式会社 | 衝突式気流粉砕機及び粉砕方法 |
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