JPS62174953A - 半導体装置 - Google Patents

半導体装置

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JPS62174953A
JPS62174953A JP61018468A JP1846886A JPS62174953A JP S62174953 A JPS62174953 A JP S62174953A JP 61018468 A JP61018468 A JP 61018468A JP 1846886 A JP1846886 A JP 1846886A JP S62174953 A JPS62174953 A JP S62174953A
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solder
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JP61018468A
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Hidefumi Kuroki
黒木 秀文
Shigeru Harada
繁 原田
Takeshi Noguchi
武志 野口
Masaaki Ikegami
雅明 池上
Junichi Arima
純一 有馬
Hiroshi Takagi
洋 高木
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Mitsubishi Electric Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野1 この発明は半田バンプ′七()を有する半導体装置に関
し、特に半田とグrシング・ライン須14とのショート
を防止できる半導体装置に関するものである。
[従来の技l(、i] 第2A図および第2B図を用いて従来の半導体装置にい
て説明すると、第2A図において、半)9体塁仮1表面
に素子間を分離するための素子分雌領II!!2が形成
されている。素子分[戦域2表面に絶Jffi膜30.
1が形成されてd3つ、この橙、ti I+−1の端部
はダイシング・ライン領域11の端部に能えられている
。ダイシング・ライン領fil!11は半導体ウェハか
らチップを切出す際に必gな?1111である。
絶縁膜30a表面にポンディングパッドとなるアルミニ
ウム配線5aが形成されている。、絶縁膜30a表面お
よびアルミニウム1配線58表面に絶縁膜7Qaが形成
されてJ5す、上記と同柊、絶縁膜70aの端部はダー
rシング・ライン領域11の端部に揃えられ−Cいる。
アルミニウム配FQ 51表面、絶縁17(M表面およ
び半導体33 +N 1表面に半田(P b −3(+
 f−i金)膜90が形成されている。この半田膜90
は、アルミニウム配I!i!5.′1表面に外部配線用
の球状の半田バンプ電極を形lI!づるI;めのらので
ある。この球状の半田バンプ電極の形成1.!、半導体
ウェハを半田の融点(40Pb−6O511半田では1
85℃)よりも30〜50°C高い温度に加熱して半田
膜90を溶融させ、溶融状態の半田か表面張力により球
状になる性質を利用して、溶けた半田をぬれ性の良いア
ルミニウム配線51表面に集めることによって行なわれ
る。この工程をリフロ一工程と呼ぶ。
[発明が解決しようとする問題点] ところで、従来の半導体装置においては、第2A図に示
すように、絶縁膜30a 、70aの各端部がダイシン
グ・ライン領域1つの端部に揃えられているため、ダイ
シング・ライン領域11の端ハ15には急峻な段差部1
0が生じる。このため、上肥りフロ一工程において、第
2B図に示すように。
ダイシング・ライン領域11表面で溶融した半田はこの
段差部10を乗越えることができずそのままダイシング
・ライン領域11の端部表面に残ってしまう現象が起こ
る。このため、アルミニウム配線58表面には点線で示
すような球状の半田バンプ電極93が形成されず、アル
ミニウムQil!1158表面、絶縁膜70a表面およ
び半導体基板1表面にわたって拡がった半田バンプff
l+!92か形成され、半田がダイシング・ライン領域
11とショー]・シてしまうという問題点があった。
中だ、第3図はこのような半田バンプ電極を有する半導
体チップをプリン1〜塁仮に実装する場合の様子を示す
図である。図において、上記半田バンプ電極付ウェハを
チップに切り出した後、この切り出した半導体チップを
リフロ一工程と同(贅半田の融点よりも高い温度に加熱
して半田バンプ′南極92を溶融させ、溶融状1汝の半
FB 94をプリント基板20の配線21に接触させて
ボンディングする。このとき、溶融した半田が940の
ように飛び散ってダイシング・ライン領域11表面に乗
り、半田とダイシング・ライン領域11とのシ」−トが
起ころという問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、球状の半田バンプ電(徂の形成を容易にし、
かつ半田とダイシング・ライン順IQとのショーl−を
防止することができる半導体装置を1ηることを目的と
する。
[問題点を解決するための手段] この発明に係る半導体i!!i置は、半田バンプ′R極
を何する半導体ウェハにおいて、ダイシング・ライン領
域と、、i子分列ダl戚およびこの素子分離領域表面に
形成される絶縁膜との境界部に形成される段差部を緩か
にするように、上記絶$1膜をダイシング・ライン領域
表面に延ばして形成したものである。
[作用1 この発明においては、上記段差部を俵かにするように絶
fイ膜かグイシンク・ラインrn l?1表面に延(よ
して形l戊されるので、リフロ一工程においてグイシン
ク・ラインm t4Q上の絶縁膜表面で)3けた半田は
s 縁喚表面をスムーズに湖って、アルミニウム配線表
面に球状の半田バンプ電極が形成される。
土だ、fi−11−分離rn域近沈のグイシンク・ライ
ン須jα人面は冶ぐす膜で1宋衾されるので、リフロ一
工程1Jjよびプリント基板仮への実装工(?にJjい
て半田とダイシング・ラインfJ2域とのショー1〜が
防止される。
[実施例] 以下、この発明の実施例を図について説明づる。
なお、この実施例の説明において、従来のPil・jj
の説明と虫?ff yる部分については適宜その説明を
省略する。
第11図はこの発明の実施例である半導体装置を示す断
面図である。この半導体装置の構成が第2B図の半導体
装置の(4成と宍なる点はJス下の点である。すなわら
、絶縁膜3a、7aがグイシンク・ライン領域11表面
まで延びて形成されてJjす、従来の場合の急峻な段差
部10が出段状l−形成された絶縁膜によって圀かにさ
れている。J:た。
アルミニウム配I!115a表面およびそのまわりの絶
味1070表面l二球状の半田バンプ電極93か形成さ
1tでいる。
次に、この半導体装置のシ!逍方法を第1A図〜′M1
1図を用いて説明する。まず、半導1本M1α1表面に
窒化シリコン膜をマスクどして熱酸化法により素子分離
頃1111!2を選択的に成長させる(第1A図)、次
に、半導体EJtli1表面および素子分離餉」、i1
2に而に絶縁1103を形成するく第1B図)。
次に、絶縁膜3表面に写真製版技術によりフJ t−レ
ジス1−VAパターン4aを形成し、この侵、741ヘ
レシスt−H’Aパターン4aをマスクとしてエツチン
グにより絶縁膜3を選択的に除去してダイシンク・ライ
ン[置載表面まで延びる絶縁膜3aを形成するく第1C
図)。次に、フォトレジスト膜パターン4aを除去し、
この侵、絶縁膜38表面にアルミニウム膜5を形成する
〈第1D図)。次に、アルミニウム模5表面に写真製版
技Hiによりフォi−レジスト摸パターン6aを形成し
、この後、フォトレジスト膜パターン6aをマスクとし
てエツチングによりアルミニウム目Q5を選択的に除去
してアルミニ・クム配線5aを形成する(第1E図)。
次に、フォトレジスト膜パターン6aを除去し。
この後、半導体長板1表面、PA縁摸3a表面およびア
ルミニウム配線58表面に絶C&R7を形成する(第1
1:図)。次に、絶縁1!17表面に写真製版技術(こ
よりフィ1−レジスト膜パターン8aを形成し、この後
、フォ1へレジスト唆パターン8aをマスクとしてエツ
チングにより絶縁月菊7を選jR的lこ除去してW!縁
膜3aよりしダイシンク・ライン領域111=深く延び
ろ絶縁膜7aを形成する(第1G図)。次に、メタルマ
スクを用いてIX!!縁膜7a表面およびアルミニlシ
ム配線5a表面lこ半田膜191を真空熱η法により形
成するく第111図)。次に、半田のE17A点よりも
30〜50℃高い温度に半導体ウェハを加熱して半田膜
91を溶融させ、溶融状態の半田が表面張力により球状
になる性質を利用してアルミニウム配線53表面および
絶縁膜7a表面に球状の半田バンプ電極93を形成する
〈リフロ一工程)。このとき、il!緑膜3a、7aが
ダイシング・ライン領I411表面まで延びて従来の場
合の急峻な段差部10がγバかにされているの(、ダイ
シング・ライン領域11上の絶縁膜7a表面で溶融され
た半田は、絶縁膜7a表面をスムーズに遡ってアルミニ
ウム配線5a表面に果まり球状の半田バンプ電ゆ93が
形成されることになる。、また、素子9 m m域2近
傍のダイシング・ラーインt1j或11表面は絶縁膜3
a、7aで保護されているので、このリフロ一工程で半
田とダイシング・ライン領域11とのショートが防止さ
れる(第11図)。
また、このようにアルミニウム配置5a表面および−C
のまわりの絶縁膜7d表面に球状の半田バンプ電極93
か形成されるので、半導体チップのプリントイ仮ノ\の
実装時において半田とダイシング・ライン領域11どか
ショーi〜することはない。
まlこ、この実装時において、従来の場合のようにたと
え半田バンプ電+f!93が溶けて飛び敗っても、飛び
敗った半田は絶縁膜7a’lG而に留まりショー[−づ
゛るコ、でに(ま至らない。
また、この工テ明は従来のマスクを賢史するだけで容易
に実施でさる利点もある。
[弁明の効果] 以上のようにこのli明によれば、半田バンプ電極を有
する半導体ウェハにおいて、素子分離領域と、索子分S
ll領域J3よぴこの素子分離領域表面に形成される絶
縁膜どの境界部に形成される段差部を緩かにするように
、上記絶縁膜をダイシンク・ライン領域表面に延ばして
形成しt=ので1球状の半田バンプffi+の形成を容
易にし、かつ半田とダイシング・ライン領域とのショー
トを防止することができる半導体装置を(!することか
でざる。
【図面の簡単な説明】
第1.へ図〜第11図は、この発明の実施例である半導
体装置の製造方法を説明ずろための工程所面図である。 第2Δ図は、従来の半田膜が形成された半導体装置の断
面12ICあり、 7A2B図は、従来の半田バンプ電
極が形成された半4体装置の断面図であるユ第3図は、
従))6の半jI!1体Rごlの7リン;・tJ板l\
の実装の(工子を示す断面図である。 図において11は半導(本!;iシ;l、21ユ井11
1ブ)口1:」1域、3.3.1.30.1.7,7a
、7c)aは絶縁IQ、4.+ 、G、1.8aはフ4
[・レジス[−;Qパターン、5はアルミニウム膜、5
,1はアルミニウム配線、!0は段忙部、11はダイシ
ング・う=イン肯1域、201Jプリンj−基板、21
は配線、90,91(す半1月摸、92.93は半[n
バンプ電(針、94:ま半田である。 trdり13図中:1jl−符号はIdl−〕、た1よ
相当部分を示%l’ 。 代jli人  大 召 II9 1 第1A図 第1B図 3;舶味嗅 11: タイシング、ライシ傾喀へ 5:TLeニウム縛 6a、フォトレンストh菓へ〇ターン   ’xl+レ
ミニウli!線7:Hは象用本 5a     第1H図 91:4[BFg: 第1工図 93:半日バシプを萄

Claims (2)

    【特許請求の範囲】
  1. (1)ダイシング・ライン領域に連なる素子分離領域表
    面に半田バンプ電極を囲むように絶縁膜が形成され、該
    絶縁膜の端部が前記ダイシング・ライン領域の端部に揃
    えられて、前記ダイシング・ライン領域と、前記素子分
    離領域および前記絶縁膜との境界部に段差部が形成され
    る半導体ウェハにおいて、前記段差部を緩かにするよう
    に前記絶縁膜を前記ダイシング・ライン領域表面に延ば
    して形成したことを特徴とする半導体装置。
  2. (2)前記絶縁膜は複数層である特許請求の範囲第1項
    記載の半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49129479A (ja) * 1973-04-11 1974-12-11
JPS6018924A (ja) * 1983-07-12 1985-01-31 Seiko Epson Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49129479A (ja) * 1973-04-11 1974-12-11
JPS6018924A (ja) * 1983-07-12 1985-01-31 Seiko Epson Corp 半導体装置の製造方法

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