JP2528633B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2528633B2 JP2528633B2 JP61018468A JP1846886A JP2528633B2 JP 2528633 B2 JP2528633 B2 JP 2528633B2 JP 61018468 A JP61018468 A JP 61018468A JP 1846886 A JP1846886 A JP 1846886A JP 2528633 B2 JP2528633 B2 JP 2528633B2
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- solder
- dicing line
- element isolation
- isolation region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半田バンプ電極を有する半導体装置に関
し、特に半田とダイシング・ライン領域とのショートを
防止できる半導体装置に関するものである。
し、特に半田とダイシング・ライン領域とのショートを
防止できる半導体装置に関するものである。
［従来の技術］ 第2A図および第2B図を用いて従来の半導体装置におい
て説明すると、第2A図において、半導体基板１表面に素
子間を分離するための素子分離領域２が形成されてい
る。素子分離領域２表面に絶縁膜30aが形成されてお
り、この絶縁膜の端部はダイシング・ライン領域11の端
部に揃えられている。ダイシング・ライン領域11は半導
体ウエハからチップを切出す際に必要な領域である。絶
縁膜30a表面にボンディングパッドとなるアルミニウム
配線5aが形成されている。絶縁膜30a表面およびアルミ
ニウム配線5a表面に絶縁膜70aが形成されており、上記
と同様、絶縁膜70aの端部はダイシング・ライン領域11
の端部に揃えられている。アルミニウム配線5a表面、絶
縁膜70a表面および半導体基板１表面に半田（Pb−Sn合
金）膜90が形成されている。この半田膜90は、アルミニ
ウム配線5a表面に外部は配線用の球状の半田バンプ電極
を形成するためのものである。この球状の半田バンプ電
極の形成は、半導体ウエハを半田の融点（40Pb−60Sn半
田では185℃）よりも30〜50℃高い温度に加熱して半田
膜90を溶融させ、溶融状態の半田が表面張力により球状
になる性質を利用して、溶けた半田をぬれ性の良いアル
ミニウム配線5a表面に集めることによって行なわれる。
この工程をリフロー工程と呼ぶ。
て説明すると、第2A図において、半導体基板１表面に素
子間を分離するための素子分離領域２が形成されてい
る。素子分離領域２表面に絶縁膜30aが形成されてお
り、この絶縁膜の端部はダイシング・ライン領域11の端
部に揃えられている。ダイシング・ライン領域11は半導
体ウエハからチップを切出す際に必要な領域である。絶
縁膜30a表面にボンディングパッドとなるアルミニウム
配線5aが形成されている。絶縁膜30a表面およびアルミ
ニウム配線5a表面に絶縁膜70aが形成されており、上記
と同様、絶縁膜70aの端部はダイシング・ライン領域11
の端部に揃えられている。アルミニウム配線5a表面、絶
縁膜70a表面および半導体基板１表面に半田（Pb−Sn合
金）膜90が形成されている。この半田膜90は、アルミニ
ウム配線5a表面に外部は配線用の球状の半田バンプ電極
を形成するためのものである。この球状の半田バンプ電
極の形成は、半導体ウエハを半田の融点（40Pb−60Sn半
田では185℃）よりも30〜50℃高い温度に加熱して半田
膜90を溶融させ、溶融状態の半田が表面張力により球状
になる性質を利用して、溶けた半田をぬれ性の良いアル
ミニウム配線5a表面に集めることによって行なわれる。
この工程をリフロー工程と呼ぶ。
［発明が解決しようとする問題点］ ところで、従来の半導体装置においては、第2A図に示
すように、絶縁膜30a,70aの各端部がダイシング・ライ
ン領域11の端部に揃えられているため、ダイシング・ラ
イン領域11の端部には急峻な段差部10が生じる。このた
め、上記リフロー工程において、第2B図に示すように、
ダイシング・ライン領域11表面で溶融した半田はこの段
差部10を乗越えることができずそのままダイシング・ラ
イン領域11の端部表面に残ってしまう現象が起こる。こ
のため、アルミニウム配線5a表面には点線で示すような
球状の半田バンプ電極93が形成されず、アルミニウム配
線5a表面、絶縁膜70a表面および半導体基板１表面にわ
たって拡がった半田バンプ電極92が形成され、半田がダ
イシング・ライン領域11とショートしてしまうという問
題点があった。
すように、絶縁膜30a,70aの各端部がダイシング・ライ
ン領域11の端部に揃えられているため、ダイシング・ラ
イン領域11の端部には急峻な段差部10が生じる。このた
め、上記リフロー工程において、第2B図に示すように、
ダイシング・ライン領域11表面で溶融した半田はこの段
差部10を乗越えることができずそのままダイシング・ラ
イン領域11の端部表面に残ってしまう現象が起こる。こ
のため、アルミニウム配線5a表面には点線で示すような
球状の半田バンプ電極93が形成されず、アルミニウム配
線5a表面、絶縁膜70a表面および半導体基板１表面にわ
たって拡がった半田バンプ電極92が形成され、半田がダ
イシング・ライン領域11とショートしてしまうという問
題点があった。
また、第３図はこのような半田バンプ電極を有する半
導体チップをプリント基板に実装する場合の様子を示す
図である。図において、上記半田バンプ電極付ウエハを
チップに切り出した後、この切り出した半導体チップを
リフロー工程と同様半田の融点よりも高い温度に加熱し
て半田バンプ電極92を溶融させ、溶融状態の半田94をプ
リント基板20の配線21に接触させてボンディングする。
このとき、溶融した半田が940のように飛び散ってダイ
シング・ライン領域11表面に乗り、半田とダイシング・
ライン領域11とのショートが起こるという問題点もあっ
た。
導体チップをプリント基板に実装する場合の様子を示す
図である。図において、上記半田バンプ電極付ウエハを
チップに切り出した後、この切り出した半導体チップを
リフロー工程と同様半田の融点よりも高い温度に加熱し
て半田バンプ電極92を溶融させ、溶融状態の半田94をプ
リント基板20の配線21に接触させてボンディングする。
このとき、溶融した半田が940のように飛び散ってダイ
シング・ライン領域11表面に乗り、半田とダイシング・
ライン領域11とのショートが起こるという問題点もあっ
た。
この発明は上記のような問題点を解消するためになさ
れたもので、球状の半田バンプ電極の形成を容易にし、
かつ半田とダイシング・ライン領域とのショートを防止
することができる半導体装置を得ることを目的とする。
れたもので、球状の半田バンプ電極の形成を容易にし、
かつ半田とダイシング・ライン領域とのショートを防止
することができる半導体装置を得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体装置は、半導体基板上に、素子
分離領域と、該素子分離領域の端部に隣接し素子分離領
域との境界部において段差を形成するダイシング・ライ
ン領域とを備え、さらに、素子分離領域の表面を覆うよ
うに形成された第１の絶縁膜と、素子分離領域上に、第
１の絶縁膜を介して形成された導電配線層と、この導電
配線層の表面の周辺近傍および第１の絶縁膜の表面を覆
うように形成された第２の絶縁膜と、導電配線層の表面
上に形成された半田バンプ電極とを有している。本発明
の特徴は、第１の絶縁膜および第２の絶縁膜がいずれ
も、段差部を平滑にするようにダイシング・ライン領域
上にまで延在するとともに、第１の絶縁膜のダイシング
・ライン領域上の端縁部が第２の絶縁膜によって覆われ
ている点である。
分離領域と、該素子分離領域の端部に隣接し素子分離領
域との境界部において段差を形成するダイシング・ライ
ン領域とを備え、さらに、素子分離領域の表面を覆うよ
うに形成された第１の絶縁膜と、素子分離領域上に、第
１の絶縁膜を介して形成された導電配線層と、この導電
配線層の表面の周辺近傍および第１の絶縁膜の表面を覆
うように形成された第２の絶縁膜と、導電配線層の表面
上に形成された半田バンプ電極とを有している。本発明
の特徴は、第１の絶縁膜および第２の絶縁膜がいずれ
も、段差部を平滑にするようにダイシング・ライン領域
上にまで延在するとともに、第１の絶縁膜のダイシング
・ライン領域上の端縁部が第２の絶縁膜によって覆われ
ている点である。
［作用］ 本発明においては、第１および第２の絶縁膜のいずれ
もがダイシング・ライン領域上に延在し、かつ第１の絶
縁膜のダイシング・ライン領域上の端縁部が第２の絶縁
膜によって覆われている。このような構造を有すること
により、まず、第１の絶縁膜により素子分離領域とダイ
シング・ライン領域との境界部の段差部が平滑化され、
さらに、第１の絶縁膜表面上に残留する段差および第１
の絶縁膜のダイシング・ライン領域上の端縁部に生じる
段差が、第２の絶縁膜によって平滑化される。したがっ
て、半田バンプ電極を形成するためのリフロー工程にお
いてダイシング・ライン領域上の第２の絶縁膜表面で溶
けた半田は第２の絶縁膜表面をスムースに溯って、導電
配線層表面に球状の半田バンプ電極が形成される。ま
た、素子分離領域近傍のダイシング・ライン領域表面は
絶縁膜で保護されるので、リフロー工程およびプリント
基板への実装工程において半田とダイシング・ライン領
域とのショートが防止される。
もがダイシング・ライン領域上に延在し、かつ第１の絶
縁膜のダイシング・ライン領域上の端縁部が第２の絶縁
膜によって覆われている。このような構造を有すること
により、まず、第１の絶縁膜により素子分離領域とダイ
シング・ライン領域との境界部の段差部が平滑化され、
さらに、第１の絶縁膜表面上に残留する段差および第１
の絶縁膜のダイシング・ライン領域上の端縁部に生じる
段差が、第２の絶縁膜によって平滑化される。したがっ
て、半田バンプ電極を形成するためのリフロー工程にお
いてダイシング・ライン領域上の第２の絶縁膜表面で溶
けた半田は第２の絶縁膜表面をスムースに溯って、導電
配線層表面に球状の半田バンプ電極が形成される。ま
た、素子分離領域近傍のダイシング・ライン領域表面は
絶縁膜で保護されるので、リフロー工程およびプリント
基板への実装工程において半田とダイシング・ライン領
域とのショートが防止される。
［実施例］ 以下、この発明の実施例を図において説明する。な
お、この実施例の説明において、従来の技術の説明と重
複する部分については適宜その説明を省略する。
お、この実施例の説明において、従来の技術の説明と重
複する部分については適宜その説明を省略する。
第1I図はこの発明の実施例である半導体装置を示す断
面図である。この半導体装置の構成が第2B部の半導体装
置の構成と異なる点は以下の点である。すなわち、絶縁
膜3a,7aがダイシング・ライン領域11表面まで延びて形
成されており、従来の場合の急峻な段差部10が階段状に
形成された絶縁膜によって緩かにされている。また、ア
ルミニウム配線5a表面およびそのまわりの絶縁膜7a表面
に球状の半田バンプ電極93が形成されている。
面図である。この半導体装置の構成が第2B部の半導体装
置の構成と異なる点は以下の点である。すなわち、絶縁
膜3a,7aがダイシング・ライン領域11表面まで延びて形
成されており、従来の場合の急峻な段差部10が階段状に
形成された絶縁膜によって緩かにされている。また、ア
ルミニウム配線5a表面およびそのまわりの絶縁膜7a表面
に球状の半田バンプ電極93が形成されている。
次に、この半導体装置の製造方法を第1A図〜第1I図を
用いて説明する。まず、半導体基板１表面に窒化シリコ
ン膜をマスクとして熱酸化法により素子分離領域２を選
択的に成長させる（第1A図）。次に、半導体基板１表面
および素子分離領域２表面に絶縁膜３を形成する（第1B
図）。次に、絶縁膜３表面に写真製版技術によりフォト
レジスト膜パターン4aを形成し、この後、フォトレジス
ト膜パターン4aをマスクとしてエッチングにより絶縁膜
３を選択的に除去してダイシング・ライン領域表面まで
延びる絶縁膜3aを形成する（第1C図）。次に、フォトレ
ジスト膜パターン4aを除去し、この後、絶縁膜3a表面に
アルミニウム膜５を形成する（第1D図）。次に、アルミ
ニウム膜５表面に写真製版技術によりフォトレジスト膜
パターン6aを形成し、この後、フォトレジスト膜パター
ン6aをマスクとしてエッチングによりアルミニウム膜５
を選択的に除去してアルミニウム配線5aを形成する（第
1E図）。次に、フォトレジスト膜パターン6aを除去し、
この後、半導体基板１表面、絶縁膜3a表面およびアルミ
ニウム配線5a表面に絶縁膜７を形成する（第1F図）。次
に、絶縁膜７表面に写真製版技術によりフォトレジスト
膜パターン8aを形成し、この後、フォトレジスト膜パタ
ーン8aをマスクとしてエッチングにより絶縁膜７を選択
的に除去して絶縁膜3aよりもダイシング・ライン領域11
に深く延びる絶縁膜7aを形成する（第1G図）。次に、メ
タルマスクを用いて絶縁膜7a表面およびアルミニウム配
線5a表面に半田膜91を真空蒸着法により形成する（第1H
図）。次に、半田の融点よりも30〜50℃高い温度に半導
体ウエハを加熱して半田膜91を溶融させ、溶融状態の半
田が表面張力により球状になる性質を利用してアルミニ
ウム配線5a表面および絶縁膜7a表面に球状の半田バンプ
電極93を形成する（リフロー工程）。このとき、絶縁膜
3a,7aがダイシング・ライン領域11表面まで延びて従来
の場合の急峻な段差部10が緩かにされているので、ダイ
シング・ライン領域11上の絶縁膜7a表面で溶融された半
田は、絶縁膜7a表面をスムーズに溯ってアルミニウム配
線5a表面に集まり球状の半田バンプ電極93が形成される
ことになる。また、素子分離領域２近傍のダイシング・
ライン領域11表面は絶縁膜3a,7aで保護されているの
で、このリフロー工程で半田とダイシング・ライン領域
11とのショートが防止される（第1I図）。
用いて説明する。まず、半導体基板１表面に窒化シリコ
ン膜をマスクとして熱酸化法により素子分離領域２を選
択的に成長させる（第1A図）。次に、半導体基板１表面
および素子分離領域２表面に絶縁膜３を形成する（第1B
図）。次に、絶縁膜３表面に写真製版技術によりフォト
レジスト膜パターン4aを形成し、この後、フォトレジス
ト膜パターン4aをマスクとしてエッチングにより絶縁膜
３を選択的に除去してダイシング・ライン領域表面まで
延びる絶縁膜3aを形成する（第1C図）。次に、フォトレ
ジスト膜パターン4aを除去し、この後、絶縁膜3a表面に
アルミニウム膜５を形成する（第1D図）。次に、アルミ
ニウム膜５表面に写真製版技術によりフォトレジスト膜
パターン6aを形成し、この後、フォトレジスト膜パター
ン6aをマスクとしてエッチングによりアルミニウム膜５
を選択的に除去してアルミニウム配線5aを形成する（第
1E図）。次に、フォトレジスト膜パターン6aを除去し、
この後、半導体基板１表面、絶縁膜3a表面およびアルミ
ニウム配線5a表面に絶縁膜７を形成する（第1F図）。次
に、絶縁膜７表面に写真製版技術によりフォトレジスト
膜パターン8aを形成し、この後、フォトレジスト膜パタ
ーン8aをマスクとしてエッチングにより絶縁膜７を選択
的に除去して絶縁膜3aよりもダイシング・ライン領域11
に深く延びる絶縁膜7aを形成する（第1G図）。次に、メ
タルマスクを用いて絶縁膜7a表面およびアルミニウム配
線5a表面に半田膜91を真空蒸着法により形成する（第1H
図）。次に、半田の融点よりも30〜50℃高い温度に半導
体ウエハを加熱して半田膜91を溶融させ、溶融状態の半
田が表面張力により球状になる性質を利用してアルミニ
ウム配線5a表面および絶縁膜7a表面に球状の半田バンプ
電極93を形成する（リフロー工程）。このとき、絶縁膜
3a,7aがダイシング・ライン領域11表面まで延びて従来
の場合の急峻な段差部10が緩かにされているので、ダイ
シング・ライン領域11上の絶縁膜7a表面で溶融された半
田は、絶縁膜7a表面をスムーズに溯ってアルミニウム配
線5a表面に集まり球状の半田バンプ電極93が形成される
ことになる。また、素子分離領域２近傍のダイシング・
ライン領域11表面は絶縁膜3a,7aで保護されているの
で、このリフロー工程で半田とダイシング・ライン領域
11とのショートが防止される（第1I図）。
また、このようにアルミニウム配線5a表面およびその
まわりの絶縁膜7a表面に球状の半田バンプ電極93が形成
されるので、半導体チップのプリント基板への実装時に
おいて半田とダイシング・ライン領域11とショートする
ことはない。また、この実装時において、従来の場合の
ようにたとえ半田バンプ電極93が溶けて飛び散っても、
飛び散った半田は絶縁膜7a表面に留まりショートするま
でには至らない。
まわりの絶縁膜7a表面に球状の半田バンプ電極93が形成
されるので、半導体チップのプリント基板への実装時に
おいて半田とダイシング・ライン領域11とショートする
ことはない。また、この実装時において、従来の場合の
ようにたとえ半田バンプ電極93が溶けて飛び散っても、
飛び散った半田は絶縁膜7a表面に留まりショートするま
でには至らない。
また、この発明は従来のマスクを変更するだけで容易
に実装できる利点もある。
に実装できる利点もある。
［発明の効果］ 以上のようにこの発明によれば、半田バンプ電極を有
する半導体ウエハにおいて、素子分離領域と、素子分離
領域およびこの素子分離領域表面に形成される絶縁膜と
の境界部に形成される段差部を緩かにするように、上記
第１および第２の絶縁膜とダイシング・ライン領域表面
に延ばして形成し、かつ第２の絶縁膜が第１の絶縁膜の
ダイシング・ライン領域上の端縁部を覆うことにより、
球状の半田バンプ電極の形成を容易にし、かつ半田とダ
イシング・ライン領域とのショートを防止することがで
きる半導体装置を得ることができる。
する半導体ウエハにおいて、素子分離領域と、素子分離
領域およびこの素子分離領域表面に形成される絶縁膜と
の境界部に形成される段差部を緩かにするように、上記
第１および第２の絶縁膜とダイシング・ライン領域表面
に延ばして形成し、かつ第２の絶縁膜が第１の絶縁膜の
ダイシング・ライン領域上の端縁部を覆うことにより、
球状の半田バンプ電極の形成を容易にし、かつ半田とダ
イシング・ライン領域とのショートを防止することがで
きる半導体装置を得ることができる。
第1A図〜第1I図は、この発明の実施例である半導体装置
の製造方法を説明するための工程断面図である。 第2A図は、従来の半田膜が形成された半導体装置の断面
図であり、第2B図は、従来の半田バンプ電極が形成され
た半導体装置の断面図である。 第３図は、従来の半導体装置のプリント基板への実装の
様子を示す断面図である。 図において、１は半導体基板、２は素子分離領域、3,3
a,30a,7,7a,70aは絶縁膜、4a,6a,8aはフォトレジスト膜
パターン、５はアルミニウム膜、5aはアルミニウム配
線、10は段差部、11はダイシング・ライン領域、20はプ
リント基板、21は配線、90,91は半田膜、92,93は半田バ
ンプ電極、94は半田である。 なお、各図中同一符号は同一または相当部分を示す。
の製造方法を説明するための工程断面図である。 第2A図は、従来の半田膜が形成された半導体装置の断面
図であり、第2B図は、従来の半田バンプ電極が形成され
た半導体装置の断面図である。 第３図は、従来の半導体装置のプリント基板への実装の
様子を示す断面図である。 図において、１は半導体基板、２は素子分離領域、3,3
a,30a,7,7a,70aは絶縁膜、4a,6a,8aはフォトレジスト膜
パターン、５はアルミニウム膜、5aはアルミニウム配
線、10は段差部、11はダイシング・ライン領域、20はプ
リント基板、21は配線、90,91は半田膜、92,93は半田バ
ンプ電極、94は半田である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 武志 伊丹市瑞原４丁目１番地 三菱電機株式 会社北伊丹製作所内 (72)発明者 池上 雅明 伊丹市瑞原４丁目１番地 三菱電機株式 会社北伊丹製作所内 (72)発明者 有馬 純一 伊丹市瑞原４丁目１番地 三菱電機株式 会社北伊丹製作所内 (72)発明者 ▲高▼木 洋 伊丹市瑞原４丁目１番地 三菱電機株式 会社北伊丹製作所内 (56)参考文献 特開 昭60−18924（ＪＰ，Ａ) 特開 昭49−129479（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に、素子分離領域と、該素子
分離領域の端部に隣接し前記素子分離領域との境界部に
おいて段差部を形成するダイシング・ライン領域とを備
え、さらに、 前記素子分離領域の表面を覆うように形成された第１の
絶縁膜と、 前記素子分離領域上に、前記第１の絶縁膜を介して形成
された導電配線層と、 前記導電配線層の表面の周辺近傍および前記第１の絶縁
膜の表面を覆うように形成された第２の絶縁膜と、 前記導電配線層の表面上に形成された半田バンプ電極と を有する半導体装置において、 前記第１の絶縁膜および第２の絶縁膜がいずれも、前記
段差部を平滑にするように前記ダイシング・ライン領域
上にまで延在するとともに、前記第１の絶縁膜のダイシ
ング・ライン領域上の端縁部が前記第２の絶縁膜によっ
て覆われていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018468A JP2528633B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018468A JP2528633B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62174953A JPS62174953A (ja) | 1987-07-31 |
| JP2528633B2 true JP2528633B2 (ja) | 1996-08-28 |
Family
ID=11972470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018468A Expired - Lifetime JP2528633B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528633B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49129479A (ja) * | 1973-04-11 | 1974-12-11 | ||
| JPS6018924A (ja) * | 1983-07-12 | 1985-01-31 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-28 JP JP61018468A patent/JP2528633B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62174953A (ja) | 1987-07-31 |
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