JPH0821586B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0821586B2 JPH0821586B2 JP61018466A JP1846686A JPH0821586B2 JP H0821586 B2 JPH0821586 B2 JP H0821586B2 JP 61018466 A JP61018466 A JP 61018466A JP 1846686 A JP1846686 A JP 1846686A JP H0821586 B2 JPH0821586 B2 JP H0821586B2
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- JP
- Japan
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- insulating film
- scribe line
- region
- element isolation
- semiconductor device
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に基板への実装が良
好な半田バンプ電極を有する半導体装置に関するもので
ある。
好な半田バンプ電極を有する半導体装置に関するもので
ある。
［従来の技術］ 第３図は、従来の半導体装置を示す断面図である。こ
の装置の構成について説明すると、シリコン（Si）基板
１表面に素子間を分離するための素子分離領域を構成す
るフィールド酸化膜２が形成されており、このフィール
ド酸化膜に包囲されて、シリコン基板１表面に、素子形
成領域となる不純物拡散層３が形成されている。また、
フィールド酸化膜２表面および不純物拡散層３表面にPS
G（燐ガラス）膜などの下地絶縁膜４が形成されてい
る。この下地絶縁膜には不純物拡散層３との電気的コン
タクトをとるためのコンタクト孔40が設けられており、
下地絶縁膜４表面およびコンタクト孔40にアルミニウム
配線６が形成されている。また、下地絶縁膜４表面およ
びアルミニウム配線６表面に、たとえば酸化シリコン
膜、PSG膜、窒化シリコン膜などからなる保護絶縁膜７
が形成されている。この保護絶縁膜には外部との電気的
コンタクトをとるためのバンプ電極形成孔70が形成され
ており、バンプ電極形成孔70表面およびそのまわりの保
護絶縁膜７表面に、たとえばCr−Cu−Au3層構造で半田
ぬれ性の良いバンプ下地金属膜８が形成されている。さ
らに、バンプ下地金属膜８表面に球状の半田（Pb−Sn合
金）バンプ電極91が形成されている。11はウエハからチ
ップを切出す際に必要なスクライブ・ライン領域を示
す。
の装置の構成について説明すると、シリコン（Si）基板
１表面に素子間を分離するための素子分離領域を構成す
るフィールド酸化膜２が形成されており、このフィール
ド酸化膜に包囲されて、シリコン基板１表面に、素子形
成領域となる不純物拡散層３が形成されている。また、
フィールド酸化膜２表面および不純物拡散層３表面にPS
G（燐ガラス）膜などの下地絶縁膜４が形成されてい
る。この下地絶縁膜には不純物拡散層３との電気的コン
タクトをとるためのコンタクト孔40が設けられており、
下地絶縁膜４表面およびコンタクト孔40にアルミニウム
配線６が形成されている。また、下地絶縁膜４表面およ
びアルミニウム配線６表面に、たとえば酸化シリコン
膜、PSG膜、窒化シリコン膜などからなる保護絶縁膜７
が形成されている。この保護絶縁膜には外部との電気的
コンタクトをとるためのバンプ電極形成孔70が形成され
ており、バンプ電極形成孔70表面およびそのまわりの保
護絶縁膜７表面に、たとえばCr−Cu−Au3層構造で半田
ぬれ性の良いバンプ下地金属膜８が形成されている。さ
らに、バンプ下地金属膜８表面に球状の半田（Pb−Sn合
金）バンプ電極91が形成されている。11はウエハからチ
ップを切出す際に必要なスクライブ・ライン領域を示
す。
次に、第３図の半導体装置の製造方法を第4A図〜第4F
図を用いて説明する。まず、シリコン基板１表面に窒化
シリコン膜をマスクとして熱酸化法によるフィールド酸
化膜２を選択的に成長させる（第4A図）。次に、素子を
形成する能動領域にイオン注入法などにより不純物拡散
層３を形成し、この後、シリコン界面を保護するために
下地絶縁膜４を形成する。続いて、エッチングにより下
地絶縁膜４にコンタクト孔40をあける（第4B図）。次
に、下地絶縁膜４表面およびコンタクト孔40にアルミニ
ウム配線６を形成し、この後、下地絶縁膜４表面および
アルミニウム配線６表面に保護絶縁膜７を堆積し、この
保護絶縁膜にバンプ電極形成孔70をあける（第4C図）。
次に、メタルマスクを用いてバンプ電極形成孔70表面に
バンプ下地金属膜８を真空蒸着法により形成する（第4D
図）。次に、別の大きな開口面積を持つメタルマスクを
用いてシリコン基板１表面、保護絶縁膜７表面およびバ
ンプ下地金属膜８表面に半田膜90を真空蒸着法により形
成する（第4E図）。次に、半田の融点（40Pb−60Sn半田
では約185℃）よりも30〜50℃高い温度にウエハを加熱
して半田膜90を溶融させ、溶融状態の半田が表面張力に
より球状になる性質を利用してバンプ下地金属膜８表面
に球状の半田バンプ電極91を形成する。この工程をリフ
ロー工程と呼ぶ（第4F図）。以上のような工程で半導体
装置は製造されるが、スクライブ・ライン領域11の縁で
は、第4F図に示すように、フィールド酸化膜２、下地絶
縁膜４および保護絶縁膜７の各端部が重なるため２μｍ
以上の急峻な段差部17が形成されてしまう。また、保護
絶縁膜７にもアルミニウム配線６の端部に対応して段差
部18が形成される。
図を用いて説明する。まず、シリコン基板１表面に窒化
シリコン膜をマスクとして熱酸化法によるフィールド酸
化膜２を選択的に成長させる（第4A図）。次に、素子を
形成する能動領域にイオン注入法などにより不純物拡散
層３を形成し、この後、シリコン界面を保護するために
下地絶縁膜４を形成する。続いて、エッチングにより下
地絶縁膜４にコンタクト孔40をあける（第4B図）。次
に、下地絶縁膜４表面およびコンタクト孔40にアルミニ
ウム配線６を形成し、この後、下地絶縁膜４表面および
アルミニウム配線６表面に保護絶縁膜７を堆積し、この
保護絶縁膜にバンプ電極形成孔70をあける（第4C図）。
次に、メタルマスクを用いてバンプ電極形成孔70表面に
バンプ下地金属膜８を真空蒸着法により形成する（第4D
図）。次に、別の大きな開口面積を持つメタルマスクを
用いてシリコン基板１表面、保護絶縁膜７表面およびバ
ンプ下地金属膜８表面に半田膜90を真空蒸着法により形
成する（第4E図）。次に、半田の融点（40Pb−60Sn半田
では約185℃）よりも30〜50℃高い温度にウエハを加熱
して半田膜90を溶融させ、溶融状態の半田が表面張力に
より球状になる性質を利用してバンプ下地金属膜８表面
に球状の半田バンプ電極91を形成する。この工程をリフ
ロー工程と呼ぶ（第4F図）。以上のような工程で半導体
装置は製造されるが、スクライブ・ライン領域11の縁で
は、第4F図に示すように、フィールド酸化膜２、下地絶
縁膜４および保護絶縁膜７の各端部が重なるため２μｍ
以上の急峻な段差部17が形成されてしまう。また、保護
絶縁膜７にもアルミニウム配線６の端部に対応して段差
部18が形成される。
［発明が解決しようとする問題点］ 従来の半導体装置は以上のように構成されており、ス
クライブ・ライン領域11の縁に急峻な段差17があるた
め、前述のリフロー工程でスクライブ・ライン領域11表
面の半田膜90は溶融するものの、溶融した半田はこの段
差部17を乗越えられず、第５図に示すように、段差部17
に半田の小球12が残ってしまう。また、保護絶縁膜７の
段差部18にも半田の小球13が残ってしまう。このような
半田の小球12,13は、半田バンプ電極付チップをセラミ
ックなどの基板に実装したときに不具合を引起こす。
クライブ・ライン領域11の縁に急峻な段差17があるた
め、前述のリフロー工程でスクライブ・ライン領域11表
面の半田膜90は溶融するものの、溶融した半田はこの段
差部17を乗越えられず、第５図に示すように、段差部17
に半田の小球12が残ってしまう。また、保護絶縁膜７の
段差部18にも半田の小球13が残ってしまう。このような
半田の小球12,13は、半田バンプ電極付チップをセラミ
ックなどの基板に実装したときに不具合を引起こす。
この不具合について第６図を用いて説明する。第６図
は、上記半田バンプ電極付ウエハをチップに切出した
後、この切出したチップをフェース・ダウン（チップ表
面を下側）にしてセラミックなどの基板にボンディング
した場合の断面図である。図において、セラミックなど
の基板14表面に金属配線15が形成されており、金属配線
15表面に絶縁膜16が形成されている。ボンディング時に
はリフロー工程と同様にチップを半田の融点よりも高い
温度にするので、チップ自体の重量のため半田バンプ電
極10は溶けて図に示すようにかなり押し潰された形の半
田92となり、この半田92はスクライブ・ライン領域11の
縁の急峻な段差部17に残っている半田の小球12と接触す
る。スクライブ・ライン領域11はシリコン基板１と同電
位であるので、この接触によりチップには半田の小球12
を介して過剰なリーク電流が流れるというモード不良が
多発するという問題点があった。また、アルミニウム配
線６の端部に対応して生じた段差部18に残る半田の小球
13は素子動作上浮遊容量として働き誤動作を引起こした
り、あるいは半田の小球13が仲介となって隣り合った半
田92同士の短絡を引起こすという問題点があった。
は、上記半田バンプ電極付ウエハをチップに切出した
後、この切出したチップをフェース・ダウン（チップ表
面を下側）にしてセラミックなどの基板にボンディング
した場合の断面図である。図において、セラミックなど
の基板14表面に金属配線15が形成されており、金属配線
15表面に絶縁膜16が形成されている。ボンディング時に
はリフロー工程と同様にチップを半田の融点よりも高い
温度にするので、チップ自体の重量のため半田バンプ電
極10は溶けて図に示すようにかなり押し潰された形の半
田92となり、この半田92はスクライブ・ライン領域11の
縁の急峻な段差部17に残っている半田の小球12と接触す
る。スクライブ・ライン領域11はシリコン基板１と同電
位であるので、この接触によりチップには半田の小球12
を介して過剰なリーク電流が流れるというモード不良が
多発するという問題点があった。また、アルミニウム配
線６の端部に対応して生じた段差部18に残る半田の小球
13は素子動作上浮遊容量として働き誤動作を引起こした
り、あるいは半田の小球13が仲介となって隣り合った半
田92同士の短絡を引起こすという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、スクライブ・ライン領域の縁の段差部およ
び保護絶縁膜の段差部に半田の小球が残らないように
し、基板に実装しても、不良の発生しない安定で信頼度
の高い半導体装置を得ることを目的とする。
れたもので、スクライブ・ライン領域の縁の段差部およ
び保護絶縁膜の段差部に半田の小球が残らないように
し、基板に実装しても、不良の発生しない安定で信頼度
の高い半導体装置を得ることを目的とする。
［課題を解決するための手段］ この発明に係る半導体装置は、半導体基板上に、素子
形成部と、該素子形成部を包囲して分離絶縁する素子分
離領域と、該素子分離領域の端部に隣接するスクライブ
・ライン領域とを備え、さらに、素子形成部および素子
分離領域の表面上に、スクライブ・ライン領域には延在
しないように形成され、かつ素子分離領域とスクライブ
・ライン領域との境界部近傍に端縁を有する下地絶縁膜
と、素子形成部および素子分離領域上に、下地絶縁膜を
介して形成された導電配線層と、この導電配線層の表面
および下地絶縁膜の表面上に、スクライブ・ライン領域
には延在しないように形成されるとともに、素子分離領
域とスクライブ・ライン領域との境界部近傍に端縁を有
しかつ導電配線層上に開孔部を有する保護絶縁膜とを備
える。導電配線層上の保護絶縁膜の開孔部には半田バン
プ電極が形成され、この半田パンブ電極とスクライブ・
ライン領域との間における保護絶縁膜上には、導電配線
層の端部に起因する第１の段差を、素子分離領域とスク
ライブ・ライン領域との境界部近傍には、素子分離領
域、下地絶縁膜および保護絶縁膜の各々の端部に起因す
る第２の段差を有している。また保護絶縁膜上からスク
ライブ・ライン領域表面にかけては、第１および第２の
段差を平坦化するように形成された平坦化絶縁膜が形成
されている。
形成部と、該素子形成部を包囲して分離絶縁する素子分
離領域と、該素子分離領域の端部に隣接するスクライブ
・ライン領域とを備え、さらに、素子形成部および素子
分離領域の表面上に、スクライブ・ライン領域には延在
しないように形成され、かつ素子分離領域とスクライブ
・ライン領域との境界部近傍に端縁を有する下地絶縁膜
と、素子形成部および素子分離領域上に、下地絶縁膜を
介して形成された導電配線層と、この導電配線層の表面
および下地絶縁膜の表面上に、スクライブ・ライン領域
には延在しないように形成されるとともに、素子分離領
域とスクライブ・ライン領域との境界部近傍に端縁を有
しかつ導電配線層上に開孔部を有する保護絶縁膜とを備
える。導電配線層上の保護絶縁膜の開孔部には半田バン
プ電極が形成され、この半田パンブ電極とスクライブ・
ライン領域との間における保護絶縁膜上には、導電配線
層の端部に起因する第１の段差を、素子分離領域とスク
ライブ・ライン領域との境界部近傍には、素子分離領
域、下地絶縁膜および保護絶縁膜の各々の端部に起因す
る第２の段差を有している。また保護絶縁膜上からスク
ライブ・ライン領域表面にかけては、第１および第２の
段差を平坦化するように形成された平坦化絶縁膜が形成
されている。
［作用］ この発明においては、半田バンプ電極周辺の保護絶縁
膜表面上の第１の段差と、保護絶縁膜とスクライブ・ラ
イン領域との間の第２の段差との両方が、平坦化絶縁膜
によって平滑化される。したがって、半田バンプ電極を
形成するリフロー工程において、スクライブ・ライン領
域上にある溶融状態の半田は、容易に第１および第２の
段差を乗り越えることができ、これらの段差に半田の小
球が残らないようにすることができる。
膜表面上の第１の段差と、保護絶縁膜とスクライブ・ラ
イン領域との間の第２の段差との両方が、平坦化絶縁膜
によって平滑化される。したがって、半田バンプ電極を
形成するリフロー工程において、スクライブ・ライン領
域上にある溶融状態の半田は、容易に第１および第２の
段差を乗り越えることができ、これらの段差に半田の小
球が残らないようにすることができる。
［実施例］ 以下、この発明の実施例を図について説明する。な
お、この実施例の説明において、従来の技術の説明と重
複する部分については適宜その説明を省略する。
お、この実施例の説明において、従来の技術の説明と重
複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体装置を示す
断面図である。この実施例の構成が第３図の半導体装置
の構成と異なる点は、段差部17,18を平滑化するように
シリコン基板１表面および保護絶縁膜７表面にSOG（Spi
n on Glass）またはポリイミド膜からなる平坦化絶縁
膜19が形成されており、バンプ電極形成孔70表面、保護
絶縁膜７表面および平坦化絶縁膜19表面にバンプ下地金
属膜８が形成されている点である。
断面図である。この実施例の構成が第３図の半導体装置
の構成と異なる点は、段差部17,18を平滑化するように
シリコン基板１表面および保護絶縁膜７表面にSOG（Spi
n on Glass）またはポリイミド膜からなる平坦化絶縁
膜19が形成されており、バンプ電極形成孔70表面、保護
絶縁膜７表面および平坦化絶縁膜19表面にバンプ下地金
属膜８が形成されている点である。
次に、第１図の半導体装置の製造方法を第2A図〜第2D
図を用いて説明する。第2A図は第4C図と同じであり、第
2A図までの工程は従来の製造方法の工程と同じである。
第2A図の工程の後、ウエハの全表面に段差部17,18を平
滑化するように平坦化絶縁膜19を塗布して形成する。SO
G膜を塗布する場合、その膜厚は、スクライブ・ライン
領域11表面の膜厚が均一になる部分で0.1〜0.3μｍ程度
に、ポリイミド膜を塗布する場合、その膜厚は上記部分
で１〜３μｍ程度となるようにする。この後、写真製版
技術を用いて、外部との電気的コンタクトをとるための
領域、すなわち半田バンプ電極形成孔70およびそのまわ
りの平坦化絶縁膜19をエッチングにより除去する。また
このとき、スクライブ・ライン領域11表面は、ダイシン
グ時のスクライブ・ラインを自動検出できる幅、通常20
〜40μｍ程度の幅の領域の平坦化絶縁膜19を表面110の
ようにエッチングにより除去し、他の領域は平坦化絶縁
膜19を残しておくようにする（第2B図）。次に、メタル
マスクを用いて、バンプ電極形成孔70表面、保護絶縁膜
７表面および平坦化絶縁膜19表面にCr−Cu−Au3層構造
のバンプ下地金属膜８を形成し、この後、別の大きな開
口面積を持つメタルマスクを用いて、バンプ下地金属膜
８表面および平坦化絶縁膜19表面に半田膜90を真空密着
法により形成する（第2C図）。次に、半田の融点よりも
30〜50℃高い温度にウエハを加熱して半田膜90を溶か
し、溶融状態の半田の表面張力を利用してバンプ下地金
属膜８表面に球状の半田バンプ電極91を形成する（リフ
ロー工程）。このとき、段差部17,18は平坦化絶縁膜19
で平滑化されているので、スクライブ・ライン領域11上
の平坦化絶縁膜19表面で溶融された半田は、容易に平坦
化絶縁膜19を遡りバンプ下地金属膜８表面に集って半田
バンプ電極91となり、従来の場合のように段差部17,18
に半田の小球が残るようなことはない。このため、半田
の小球に起因するセラミック等の基板への実装時の不良
をなくすことができ安定で信頼度の高い半導体装置を得
ることができる。
図を用いて説明する。第2A図は第4C図と同じであり、第
2A図までの工程は従来の製造方法の工程と同じである。
第2A図の工程の後、ウエハの全表面に段差部17,18を平
滑化するように平坦化絶縁膜19を塗布して形成する。SO
G膜を塗布する場合、その膜厚は、スクライブ・ライン
領域11表面の膜厚が均一になる部分で0.1〜0.3μｍ程度
に、ポリイミド膜を塗布する場合、その膜厚は上記部分
で１〜３μｍ程度となるようにする。この後、写真製版
技術を用いて、外部との電気的コンタクトをとるための
領域、すなわち半田バンプ電極形成孔70およびそのまわ
りの平坦化絶縁膜19をエッチングにより除去する。また
このとき、スクライブ・ライン領域11表面は、ダイシン
グ時のスクライブ・ラインを自動検出できる幅、通常20
〜40μｍ程度の幅の領域の平坦化絶縁膜19を表面110の
ようにエッチングにより除去し、他の領域は平坦化絶縁
膜19を残しておくようにする（第2B図）。次に、メタル
マスクを用いて、バンプ電極形成孔70表面、保護絶縁膜
７表面および平坦化絶縁膜19表面にCr−Cu−Au3層構造
のバンプ下地金属膜８を形成し、この後、別の大きな開
口面積を持つメタルマスクを用いて、バンプ下地金属膜
８表面および平坦化絶縁膜19表面に半田膜90を真空密着
法により形成する（第2C図）。次に、半田の融点よりも
30〜50℃高い温度にウエハを加熱して半田膜90を溶か
し、溶融状態の半田の表面張力を利用してバンプ下地金
属膜８表面に球状の半田バンプ電極91を形成する（リフ
ロー工程）。このとき、段差部17,18は平坦化絶縁膜19
で平滑化されているので、スクライブ・ライン領域11上
の平坦化絶縁膜19表面で溶融された半田は、容易に平坦
化絶縁膜19を遡りバンプ下地金属膜８表面に集って半田
バンプ電極91となり、従来の場合のように段差部17,18
に半田の小球が残るようなことはない。このため、半田
の小球に起因するセラミック等の基板への実装時の不良
をなくすことができ安定で信頼度の高い半導体装置を得
ることができる。
なお、上記実施例では、スクライブ・ライン領域の全
表面に平坦化絶縁膜を形成し、この後スクライブ・ライ
ンを検出するための領域を部分的にエッチングにより除
去する場合について示したが、スクライブ・ライン領域
の全表面を平坦化絶縁膜により覆ったままにしておいて
もよい。
表面に平坦化絶縁膜を形成し、この後スクライブ・ライ
ンを検出するための領域を部分的にエッチングにより除
去する場合について示したが、スクライブ・ライン領域
の全表面を平坦化絶縁膜により覆ったままにしておいて
もよい。
［発明の効果］ 以上のようにこの発明によれば、半田バンプ電極周辺
の保護絶縁膜表面上の第１の段差と、保護絶縁膜とスク
ライブ・ライン領域との間に生ずる第２の段差との両方
を平坦化絶縁膜によって平滑化するようにしたので、半
田バンプ電極形成のためのリフロー工程において、上記
段差部に半田の小球が残らないようにすることができ
る。このため、半田の小球に起因する基板への実装時の
不良をなくすことができ安定で信頼度の高い半導体装置
を得ることができる。
の保護絶縁膜表面上の第１の段差と、保護絶縁膜とスク
ライブ・ライン領域との間に生ずる第２の段差との両方
を平坦化絶縁膜によって平滑化するようにしたので、半
田バンプ電極形成のためのリフロー工程において、上記
段差部に半田の小球が残らないようにすることができ
る。このため、半田の小球に起因する基板への実装時の
不良をなくすことができ安定で信頼度の高い半導体装置
を得ることができる。
第１図は、この発明の実施例である半導体装置を示す断
面図である。 第2A図〜第2D図は、第１図の半導体装置の製造方法を説
明するための工程断面図である。 第３図は、従来の半導体装置を示す断面図である。 第4A図〜第4F図は、第３図は半導体装置の製造方法を説
明するための工程断面図である。 第５図は、従来の半導体装置のリフロー工程において段
差部に残った半田の小球を示す図である。 第６図は、従来の半導体装置を基板に実装したときに発
生する問題点を示す図である。 図において、１はシリコン基板、２はフィールド酸化
膜、３は不純物拡散層、４は下地絶縁膜、40はコンタク
ト孔、６はアルミニウム配線、７は保護絶縁膜、70はバ
ンプ電極形成孔、８はバンプ下地金属膜、11はスクライ
ブ・ライン領域、14は基板、15は金属配線、16は絶縁
膜、17,18は段差部、19は平坦化絶縁膜、90は半田膜、9
1は半田バンプ電極、92は半田、110は表面である。 なお、各図中同一符号は同一または相当部分を示す。
面図である。 第2A図〜第2D図は、第１図の半導体装置の製造方法を説
明するための工程断面図である。 第３図は、従来の半導体装置を示す断面図である。 第4A図〜第4F図は、第３図は半導体装置の製造方法を説
明するための工程断面図である。 第５図は、従来の半導体装置のリフロー工程において段
差部に残った半田の小球を示す図である。 第６図は、従来の半導体装置を基板に実装したときに発
生する問題点を示す図である。 図において、１はシリコン基板、２はフィールド酸化
膜、３は不純物拡散層、４は下地絶縁膜、40はコンタク
ト孔、６はアルミニウム配線、７は保護絶縁膜、70はバ
ンプ電極形成孔、８はバンプ下地金属膜、11はスクライ
ブ・ライン領域、14は基板、15は金属配線、16は絶縁
膜、17,18は段差部、19は平坦化絶縁膜、90は半田膜、9
1は半田バンプ電極、92は半田、110は表面である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒木 秀文 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 望月 弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 新井 肇 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭49−129479（ＪＰ，Ａ) 特開 昭60−18924（ＪＰ，Ａ)
Claims (5)
- 【請求項１】半導体基板上に、素子形成部と、該素子形
成部を包囲して分離絶縁する素子分離領域と、該素子分
離領域の端部に隣接するスクライブ・ライン領域とを備
え、さらに、 前記素子形成部および前記素子分離領域の表面上に、前
記スクライブ・ライン領域には延在しないように形成さ
れ、かつ前記素子分離領域と前記スクライブ・ライン領
域との境界部近傍に端縁を有する下地絶縁膜と、 前記素子形成部および前記素子分離領域上に、前記下地
絶縁膜を介して形成された導電配線層と、 前記導電配線層の表面および前記下地絶縁膜の表面上
に、前記スクライブ・ライン領域には延在しないように
形成されるとともに、前記素子分離領域と前記スクライ
ブ・ライン領域との境界部近傍に端縁を有し、かつ、前
記導電配線層上に該導電配線層表面に達する開孔部を有
する保護絶縁膜と、 前記導電配線層上の前記保護絶縁膜の開孔部に形成され
た半田バンプ電極とを有し、 前記半田バンプ電極と前記スクライブ・ライン領域との
間における前記保護絶縁膜上には、前記導電配線層の端
部に起因する第１の段差を、前記素子分離領域と前記ス
クライブ・ライン領域との境界部近傍には、前記素子分
離領域、前記下地絶縁膜、および前記保護絶縁膜の各々
の端部に起因する第２の段差を有し、 前記保護絶縁膜上から前記スクライブ・ライン領域表面
上にかけて、前記第１および第２の段差を平滑化するよ
うに形成された平坦化絶縁膜を含む半導体装置。 - 【請求項２】前記平坦化絶縁膜はSOG膜である、特許請
求の範囲第１項記載の半導体装置。 - 【請求項３】前記平坦化絶縁膜はポリイミド膜である、
特許請求の範囲第１項記載の半導体装置。 - 【請求項４】前記平坦化絶縁膜はスクライブ・ライン領
域の全表面に形成される、特許請求の範囲第１項記載の
半導体装置。 - 【請求項５】前記平坦化絶縁膜は、スクライブ・ライン
を検出するための領域を除き前記スクライブ・ライン領
域の全表面に形成される、特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018466A JPH0821586B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61018466A JPH0821586B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62174952A JPS62174952A (ja) | 1987-07-31 |
| JPH0821586B2 true JPH0821586B2 (ja) | 1996-03-04 |
Family
ID=11972413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61018466A Expired - Lifetime JPH0821586B2 (ja) | 1986-01-28 | 1986-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821586B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49129479A (ja) * | 1973-04-11 | 1974-12-11 | ||
| JPS6018924A (ja) * | 1983-07-12 | 1985-01-31 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-28 JP JP61018466A patent/JPH0821586B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62174952A (ja) | 1987-07-31 |
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