JPS62169479A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62169479A JPS62169479A JP1007386A JP1007386A JPS62169479A JP S62169479 A JPS62169479 A JP S62169479A JP 1007386 A JP1007386 A JP 1007386A JP 1007386 A JP1007386 A JP 1007386A JP S62169479 A JPS62169479 A JP S62169479A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、電界効果トランジスタを有する半導体集積回路装置
に適用して有効な技術に関するものである５ 〔従来の技術〕 Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ旦ｒａｉｎ
）構造のＭＩＳＦＥＴは、ＬＤＤ部として使用される低
濃度のｎ型の半導体領域に沿って、Ｐ゛型の半導体領域
を設ける傾向にある。このＰ゛型の半導体領域は、高濃
度のｎ型のソース領域とドレイン領域との間のパンチス
ルーを防止し、又短チヤネル効果を防止できるので、高
集積化を図ることができる。
に、電界効果トランジスタを有する半導体集積回路装置
に適用して有効な技術に関するものである５ 〔従来の技術〕 Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ旦ｒａｉｎ
）構造のＭＩＳＦＥＴは、ＬＤＤ部として使用される低
濃度のｎ型の半導体領域に沿って、Ｐ゛型の半導体領域
を設ける傾向にある。このＰ゛型の半導体領域は、高濃
度のｎ型のソース領域とドレイン領域との間のパンチス
ルーを防止し、又短チヤネル効果を防止できるので、高
集積化を図ることができる。
この種のＬＤＤ構造のＭ Ｔ Ｓ ＦＥＴは１次のよう
な製造方法で形成することができる。
な製造方法で形成することができる。
まず、ｐ−型の半導体基板の主面ヒにゲート絶縁膜を介
してゲート電極を形成する。この後、ゲート電極を不純
物導入用マスクとして用い、ゲート電極の側部の半導体
基板の主面部に、ｎ型及びｎ型の不純物を導入し、ｐ゛
型の半導体領域とｎ型の半導体領域（ＬＤＤ部）を形成
する。そして、ゲート電極の側部に不純物導入用マスク
（サイドウオール）を自己整合で形成する。この後、こ
の不純物導入用マスクを用いて、ゲート電極の側部の半
導体基板の主面部にｎ型の不純物を導入し、ｒｌ’型の
ソース領域及びドレイン領域を形成する。これら一連の
製造工程を施すことで、Ｐ゛型の半導体領域を有するＬ
ＤＤ構造のＭＩＳＦＥＴが完成する。
してゲート電極を形成する。この後、ゲート電極を不純
物導入用マスクとして用い、ゲート電極の側部の半導体
基板の主面部に、ｎ型及びｎ型の不純物を導入し、ｐ゛
型の半導体領域とｎ型の半導体領域（ＬＤＤ部）を形成
する。そして、ゲート電極の側部に不純物導入用マスク
（サイドウオール）を自己整合で形成する。この後、こ
の不純物導入用マスクを用いて、ゲート電極の側部の半
導体基板の主面部にｎ型の不純物を導入し、ｒｌ’型の
ソース領域及びドレイン領域を形成する。これら一連の
製造工程を施すことで、Ｐ゛型の半導体領域を有するＬ
ＤＤ構造のＭＩＳＦＥＴが完成する。
なお、このＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴについては
、例えば、 １９８２年国際電子デバイス会Ｑ （ＩＥ
ＤＭ８２）のテクニカルダイジェストρ７１８〜Ｐ７２
１に記載されている。
、例えば、 １９８２年国際電子デバイス会Ｑ （ＩＥ
ＤＭ８２）のテクニカルダイジェストρ７１８〜Ｐ７２
１に記載されている。
本発明者は、前記ＬＤＤ構造のＭＩＳＦＥＴについて検
討したところ１次のような問題点があることを見出した
。
討したところ１次のような問題点があることを見出した
。
前記ＬＤＤ部として使用されるｎ型の半導体領域とｐ゛
型の半導体領域は、同一マスクを用い、ｎ型の不純物（
ヒ素又はリン）とｎ型の不純物（ボロン）との拡散係数
の差を利用して形成している。
型の半導体領域は、同一マスクを用い、ｎ型の不純物（
ヒ素又はリン）とｎ型の不純物（ボロン）との拡散係数
の差を利用して形成している。
ところが１両者の拡散係数は充分な差がない。このため
、ｎ型の半導体領域とＰ°型の半導体領域とは、深さ方
向及び横方向の拡散距離の差が小さく。
、ｎ型の半導体領域とＰ°型の半導体領域とは、深さ方
向及び横方向の拡散距離の差が小さく。
又その拡散距離の差を大きくすると、夫々の不純物濃度
分布の最適化を図ることができない。したがって 、＋
型の半導体領域が最適に形成できないので、パンチスル
ーや短チヤネル効果を防止することができず、高集積化
の妨げになる。
分布の最適化を図ることができない。したがって 、＋
型の半導体領域が最適に形成できないので、パンチスル
ーや短チヤネル効果を防止することができず、高集積化
の妨げになる。
本発明の目的は、ＬＤＤ構造の電界効果トランジスタの
ＬＤＤ部とそれに沿って形成される反対導電型の半導体
領域との拡散距離を充分に確保し、かつ夫々の不純物濃
度分布の最適化を図ることが可能な技術を提供すること
にある。
ＬＤＤ部とそれに沿って形成される反対導電型の半導体
領域との拡散距離を充分に確保し、かつ夫々の不純物濃
度分布の最適化を図ることが可能な技術を提供すること
にある。
本発明の他の目的は、ＬＤＤ構造の電界効果トランジス
タの面積を縮小し、半導体集積回路装置の集積度を向上
することが可能な技術を提供することにある。
タの面積を縮小し、半導体集積回路装置の集積度を向上
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ＬＤＤ構造の電界効果トランジスタを有する
半導体集積回路装置において、ＬＤｌＤ部とそれに沿っ
て形成される反対導電型の半導体領域とを別の工程で形
成する。
半導体集積回路装置において、ＬＤｌＤ部とそれに沿っ
て形成される反対導電型の半導体領域とを別の工程で形
成する。
上記した手段によれば、前記Ｌ−ＤＤ部と反対導電型の
半導体領域との拡散距離及び不純物濃度を夫々独立に制
御することができるので１両者の拡散距離の差を充分に
確保しかつ夫々の不純物濃度分布を最適化することがで
きる。したがって、バンチスルーや短チヤネル効果を防
止し、電界効果トランジスタの面積を縮小することがで
きるので。
半導体領域との拡散距離及び不純物濃度を夫々独立に制
御することができるので１両者の拡散距離の差を充分に
確保しかつ夫々の不純物濃度分布を最適化することがで
きる。したがって、バンチスルーや短チヤネル効果を防
止し、電界効果トランジスタの面積を縮小することがで
きるので。
半導体集積回路装置の集積度を向上することができる。
以下１本発明の構成について、ＬＤＤ構造のＭＩＳＦＥ
Ｔ（電界効果トランジスタ）を有する半導体集積回路装
置に本発明を適用した一実施例を用いて説明する。
Ｔ（電界効果トランジスタ）を有する半導体集積回路装
置に本発明を適用した一実施例を用いて説明する。
本発明の一実施例であるＬＤＤ構造のＭＴＳＦＥＴを有
する半導体集積回路装置を第１図（要部断面図ンで示す
。
する半導体集積回路装置を第１図（要部断面図ンで示す
。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１は単結晶シリコンからなるｐ−型の
半導体基板（又はウェル領域）、２はフィールド絶縁膜
、３はｐ型のチャネルストッパ領域である。フィールド
絶縁膜２及びチャネルストッパ領域３は、半導体素子ｎ
ｎ ｔ！：ｓ気的に分離するように構成されている。
半導体基板（又はウェル領域）、２はフィールド絶縁膜
、３はｐ型のチャネルストッパ領域である。フィールド
絶縁膜２及びチャネルストッパ領域３は、半導体素子ｎ
ｎ ｔ！：ｓ気的に分離するように構成されている。
Ｌ Ｄ Ｄ ｆ１！成のＭＴＳＦＥＴは、フィールド絶
縁膜２で囲まれた領域の半導体基板ｌの主面に設けられ
ている。すなわち、ＭＩＳＦＥＴは、半導体基板１．ゲ
ート絶縁膜４．ゲート電極５、ｎ型の一対の半導体領域
（ＬＤＤ部）８． ｒｉ’型のソース領域及びドレイン
領域１０、ｐ゛型の半導体領域６で構成されている。
縁膜２で囲まれた領域の半導体基板ｌの主面に設けられ
ている。すなわち、ＭＩＳＦＥＴは、半導体基板１．ゲ
ート絶縁膜４．ゲート電極５、ｎ型の一対の半導体領域
（ＬＤＤ部）８． ｒｉ’型のソース領域及びドレイン
領域１０、ｐ゛型の半導体領域６で構成されている。
ゲート電極５は、多結晶シリコン膜で構成されている。
また、ゲート電極５は、単層の高融点全屈（Ｍｏ、Ｔａ
、Ｔｉ、Ｗ）膜、高融点全屈シリサイド（ＭｏＳｉ２．
ＴａＳｉ２．ＴｉＳｉ＊ 、ＷＳｉ２）膜で構成しても
よい。また、ゲート電極５は、多結晶シリコン膜の上部
に高融点金属膜或は高融点金属シリサイド膜を設けた複
合膜で構成してもよい。
、Ｔｉ、Ｗ）膜、高融点全屈シリサイド（ＭｏＳｉ２．
ＴａＳｉ２．ＴｉＳｉ＊ 、ＷＳｉ２）膜で構成しても
よい。また、ゲート電極５は、多結晶シリコン膜の上部
に高融点金属膜或は高融点金属シリサイド膜を設けた複
合膜で構成してもよい。
低濃度のｎ型の半導体領域（ＬＤＤ部）８は、高濃度の
ｎ゛型の半導体領域１０とチャネル形成領域との間の半
導体基板１の主面部に設けられている。
ｎ゛型の半導体領域１０とチャネル形成領域との間の半
導体基板１の主面部に設けられている。
この半導体領域８は、ドレイン領域ｌＯ近傍の電界強度
を緩和してホットキャリアの発生を低減し、又チャネル
形成領域側への拡散距離を小さくして短チヤネル効果を
防止するように構成されている。
を緩和してホットキャリアの発生を低減し、又チャネル
形成領域側への拡散距離を小さくして短チヤネル効果を
防止するように構成されている。
ｐ゛型の半導体領域６は、半導体領域８とチャネル形成
領域との間の半導体基板ｌの主面部に設けられている。
領域との間の半導体基板ｌの主面部に設けられている。
半導体領域６は、半導体領域８と半導体基板１とのｐｎ
接合部から半導体基板１側に形成される空乏領域の伸び
を低減し、ソース領域及びドレイン領域１０間のパンチ
スルーを防止するように構成されている。また、半導体
領域６は、空乏領域の伸びを低減できるので、短チヤネ
ル効果を防止することができる。また、半導体領域６は
、半導体領域８に沿って設け、ソース領域又はドレイン
領域１０からチャネル形成領域側に形成される空乏領域
の伸びを低減するように構成してもよい。
接合部から半導体基板１側に形成される空乏領域の伸び
を低減し、ソース領域及びドレイン領域１０間のパンチ
スルーを防止するように構成されている。また、半導体
領域６は、空乏領域の伸びを低減できるので、短チヤネ
ル効果を防止することができる。また、半導体領域６は
、半導体領域８に沿って設け、ソース領域又はドレイン
領域１０からチャネル形成領域側に形成される空乏領域
の伸びを低減するように構成してもよい。
前記半導体領域８（又は６）は、ゲート電極５の側部に
自己整合で形成された不純物導入用マスク７で構成され
るようになっている。ソース領域又はドレイン領域１０
は、ゲートな極５の側部に不純物導入用マスク７を介し
て自己整合で形成された不純物導入用マスク９で構成さ
れるようになっている。
自己整合で形成された不純物導入用マスク７で構成され
るようになっている。ソース領域又はドレイン領域１０
は、ゲートな極５の側部に不純物導入用マスク７を介し
て自己整合で形成された不純物導入用マスク９で構成さ
れるようになっている。
ｌｌは層間絶縁膜、１２は接続孔、１３は配線（例えば
、アルミニウム膜）であり、接続孔１２を通してソース
領域又はドレイン領域１ｏと電気的に接続されている。
、アルミニウム膜）であり、接続孔１２を通してソース
領域又はドレイン領域１ｏと電気的に接続されている。
このように構成されるＬＤＤ構造のＭＩＳＦＥＴは、第
２図乃至第４図（要部断面図）で示す各製造工程を施す
ことで形成することができる。
２図乃至第４図（要部断面図）で示す各製造工程を施す
ことで形成することができる。
まず、単結晶シリコンからなるｐ”型の半導体基板ｌの
主面に、フィールド絶縁膜２及びｐ型のチャネルストッ
パ領域３を形成する。
主面に、フィールド絶縁膜２及びｐ型のチャネルストッ
パ領域３を形成する。
この後、半導体素子形成領域の半導体基板１の主面上に
ゲート絶１１＃４を形成し、その上部にゲート電極５を
形成する。ゲート絶縁膜４は、例えば、半導体基板１を
酸化して形成した酸化シリコン膜を用いる。ゲート電極
５は１例えば、低抗値を低減する不純物（リン、ヒ素又
はボロン）が導入された多結晶シリコン膜を用いる。
ゲート絶１１＃４を形成し、その上部にゲート電極５を
形成する。ゲート絶縁膜４は、例えば、半導体基板１を
酸化して形成した酸化シリコン膜を用いる。ゲート電極
５は１例えば、低抗値を低減する不純物（リン、ヒ素又
はボロン）が導入された多結晶シリコン膜を用いる。
そして、ゲート電極５及びフィールド絶縁膜２を不純物
導入用マスクとして用いてＰ型の不純物を導入し、第２
図に示すように、Ｐ゛型の半導体領域６を形成する。半
導体領域６を形成する不純物導入用マスクとしては、ゲ
ート電極５を形成するフォトレジスト膜を用いてもよい
。Ｐ型の不純物は、例えば、ボロンを用い、イオン打込
み技術で導入する。
導入用マスクとして用いてＰ型の不純物を導入し、第２
図に示すように、Ｐ゛型の半導体領域６を形成する。半
導体領域６を形成する不純物導入用マスクとしては、ゲ
ート電極５を形成するフォトレジスト膜を用いてもよい
。Ｐ型の不純物は、例えば、ボロンを用い、イオン打込
み技術で導入する。
第２図に示す半導体領域６を形成する工程の後に、少な
くともゲート電極５の側部に自己整合で不純物導入用マ
スク７を形成する。不純物導入用マスク７は、例えば、
ゲート電極５を酸化して形成した酸化シリコン膜を用い
る。また、不純物導入用マスク７は、ＣＶＤ、スパッタ
等のいずれかで形成した酸化シリコン膜又は窒化シリコ
ン膜で形成してもよい。
くともゲート電極５の側部に自己整合で不純物導入用マ
スク７を形成する。不純物導入用マスク７は、例えば、
ゲート電極５を酸化して形成した酸化シリコン膜を用い
る。また、不純物導入用マスク７は、ＣＶＤ、スパッタ
等のいずれかで形成した酸化シリコン膜又は窒化シリコ
ン膜で形成してもよい。
この後、主として、不純物導入用マスク７を用いてｎ型
の不純物を導入し、第３図に示すように。
の不純物を導入し、第３図に示すように。
ＬＤＤ部として使用されるｎ型の半導体領域８を形成す
る。ｎ型の不純物は、例えば、リン（又はヒ素）を用い
、イオン打込み技術で導入する９このように、半導体領
域６と半導体領域８とを別工程で形成することにより、
夫々の拡散距離及び不純物濃度を独立に制御することが
できるので。
る。ｎ型の不純物は、例えば、リン（又はヒ素）を用い
、イオン打込み技術で導入する９このように、半導体領
域６と半導体領域８とを別工程で形成することにより、
夫々の拡散距離及び不純物濃度を独立に制御することが
できるので。
両者の拡散距離の差を充分に確保しかつ夫々の不純物濃
度分布を最適化することができる。
度分布を最適化することができる。
しかも、半導体領域６をゲート電極５を用いて形成し、
半導体領域８を不純物導入用マスク７を用いて形成する
ことにより、前記不純物導入用マスク７の膜厚に対応し
て、半導体領域６と半導体領域８との拡散距離の差を制
御することができるので、より両者の拡散距離の差を確
保することができ机 第３図に示す半導体領域８を形成する工程の後に、ゲー
ト電極５の側部に不純物導入用マスク７を介して自己整
合で不純物導入用マスク９を形成する。不純物導入用マ
スク９は１例えば、ＣｖＤで形成した酸化シリコン膜に
反応性イオンエツチング等の異方性エツチングを施して
形成する。また、不純物導入用マスク９は、不純物導入
用マスク７を除去した後に、ゲート電ＷＡ５の側部に形
成することもできる。
半導体領域８を不純物導入用マスク７を用いて形成する
ことにより、前記不純物導入用マスク７の膜厚に対応し
て、半導体領域６と半導体領域８との拡散距離の差を制
御することができるので、より両者の拡散距離の差を確
保することができ机 第３図に示す半導体領域８を形成する工程の後に、ゲー
ト電極５の側部に不純物導入用マスク７を介して自己整
合で不純物導入用マスク９を形成する。不純物導入用マ
スク９は１例えば、ＣｖＤで形成した酸化シリコン膜に
反応性イオンエツチング等の異方性エツチングを施して
形成する。また、不純物導入用マスク９は、不純物導入
用マスク７を除去した後に、ゲート電ＷＡ５の側部に形
成することもできる。
この後、主として、不純物導入用マスク９を用いてｎ型
の不純物を導入し、第４図に示すように。
の不純物を導入し、第４図に示すように。
ｎ０型のソース領域及びドレイン領域ｌＯを形成する。
ｎ型の不純物は１例えば、ヒ素（又はリン）を用い、イ
オン打込み技術で導入するにのソース領域及びドレイン
領域１０を形成する工程で、ＬＤＤ構造のＭ Ｉ Ｓ
ＦＥＴが略完成する。
オン打込み技術で導入するにのソース領域及びドレイン
領域１０を形成する工程で、ＬＤＤ構造のＭ Ｉ Ｓ
ＦＥＴが略完成する。
第４図に示すＭＩＳＦＥＴを形成する工程の後に、前記
第１図に示すように１層間絶縁膜１１、接続孔１２及び
配線１３を順次形成する。
第１図に示すように１層間絶縁膜１１、接続孔１２及び
配線１３を順次形成する。
これら一連の製造工程を施すことにより、本実施例の半
導体集積回路装置は完成する。
導体集積回路装置は完成する。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。
基づき具体的に説明したが１本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。
しない範囲において１種々変形し得ることは勿論である
。
例えば、本発明は、ゲート電極５を不純物導入用マスク
としてｎ型の半導体領域８を形成した後に、不純物導入
用マスク７を形成し、この不純物導入用マスク７を用い
てＰ０型の半導体領域６を形成してもよい。
としてｎ型の半導体領域８を形成した後に、不純物導入
用マスク７を形成し、この不純物導入用マスク７を用い
てＰ０型の半導体領域６を形成してもよい。
また１本発明は、ＥＦＲＯＭのメモリセルを構成するＬ
ＤＤ構造の電界効果トランジスタに適用することもでき
る。このＬＤＤ構造の電界効果トランジスタは、フロー
ティングゲート電極及びその上部のコントロールゲート
電極を有している。
ＤＤ構造の電界効果トランジスタに適用することもでき
る。このＬＤＤ構造の電界効果トランジスタは、フロー
ティングゲート電極及びその上部のコントロールゲート
電極を有している。
本願において開示される発明のうち９代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
ＬＤＤ構造の電界効果トランジスタを有する半導体集積
回路装置において、ＬＤＤ部とそれに冶って形成される
反対導電型の半導体領域とを別の工程で形成することに
より、前記ＬＤＤ部と反対導電型の半導体領域との拡散
距離及び不純物濃度を夫々独立に制御することができる
ので４両者の拡散距離の差を充分に確保しかつ夫々の不
純物濃度分布を最適化することができる。
回路装置において、ＬＤＤ部とそれに冶って形成される
反対導電型の半導体領域とを別の工程で形成することに
より、前記ＬＤＤ部と反対導電型の半導体領域との拡散
距離及び不純物濃度を夫々独立に制御することができる
ので４両者の拡散距離の差を充分に確保しかつ夫々の不
純物濃度分布を最適化することができる。
シタ力って、パンチスルーや短チヤネル効果を防止り、
ｆｆｉ界効果トランジスタの面精を縮小することができ
るので、半導体集積回路装置の集積度を向上することが
できる。
ｆｆｉ界効果トランジスタの面精を縮小することができ
るので、半導体集積回路装置の集積度を向上することが
できる。
第１図は、本発明の一実施例であるＬＤＤ構造のＭ Ｉ
Ｓ ＦＥＴを有する半導体集積回路装置を示す要部断
面図、 ｆｒＳ２ｍ乃至！￥！４図は１本発明の一実施例である
ＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴを有する半導体集積回
路装置を各製造工程毎に示す要部断面図である。
Ｓ ＦＥＴを有する半導体集積回路装置を示す要部断
面図、 ｆｒＳ２ｍ乃至！￥！４図は１本発明の一実施例である
ＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴを有する半導体集積回
路装置を各製造工程毎に示す要部断面図である。
Claims (1)
- 【特許請求の範囲】 １、電界効果トランジスタを有する半導体集積回路装置
の製造方法であって、第１導電型の半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、該ゲー
ト電極を不純物導入用マスクとして用いて第１導電型又
は第２導電型の不純物を導入し、ゲート電極の側部の半
導体基板の主面部に、半導体基板よりも高い不純物濃度
の第１導電型又は第２導電型の第１半導体領域を形成す
る工程と、前記ゲート電極の側部に、自己整合で不純物
導入用の第１マスクを形成する工程と、該第１マスクを
用いて第１半導体領域とは反対導電型の不純物を導入し
、ゲート電極の側部の半導体基板の主面部に、第２導電
型又は半導体基板よりも高い不純物濃度の第１導電型の
第２半導体領域を形成する工程と、前記ゲート電極の側
部に、前記第１マスクを介して、不純物導入用の第２マ
スクを自己整合で形成する工程と、該第２マスクを用い
て、ゲート電極の側部の半導体基板の主面部に、前記第
２導電型の第２又は第１半導体領域よりも高い不純物濃
度の第２導電型の第３半導体領域を形成する工程とを具
備したことを特徴とする半導体集積回路装置の製造方法
。 ２、前記第２導電型の第２半導体領域又は第１半導体領
域は、前記第２導電型の第３の半導体領域と電気的に接
続されていることを特徴とする特許請求の範囲第１項に
記載の半導体集積回路装置の製造方法。 ３、前記第１導電型の第１半導体領域又は第２半導体領
域は、前記第２導電型の第２半導体領域又は第１半導体
領域とチャネル形成領域との間に形成されることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置の製造方法。 ４、前記第１マスクは、ゲート電極を酸化して形成した
酸化シリコン膜であることを特徴とする特許請求の範囲
第１項に記載の半導体集積回路装置の製造方法。 ５、前記第２マスクは、ゲート電極を覆うようにＣＶＤ
で酸化シリコン膜を形成した後に、この酸化シリコン膜
に異方性エッチングを施して形成したことを特徴とする
特許請求の範囲第１項に記載の半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007386A JPS62169479A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007386A JPS62169479A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169479A true JPS62169479A (ja) | 1987-07-25 |
Family
ID=11740188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007386A Pending JPS62169479A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150965A (ja) * | 1986-12-15 | 1988-06-23 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-01-22 JP JP1007386A patent/JPS62169479A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150965A (ja) * | 1986-12-15 | 1988-06-23 | Toshiba Corp | 半導体装置の製造方法 |
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