JPS62164287A - Ｒａｍ内デ−タの自動シリアル転送装置 - Google Patents
Ｒａｍ内デ−タの自動シリアル転送装置Info
- Publication number
- JPS62164287A JPS62164287A JP576986A JP576986A JPS62164287A JP S62164287 A JPS62164287 A JP S62164287A JP 576986 A JP576986 A JP 576986A JP 576986 A JP576986 A JP 576986A JP S62164287 A JPS62164287 A JP S62164287A
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、計測や制御の分野などで利用されるＲＡＭ内
データの自動シリアル転送装置に関するものである。
データの自動シリアル転送装置に関するものである。
従来の技術
計測・制御システムなどでは、処理装置が収集あるいは
加工した一連のデータを−ｒＬＲＡＭ内の所定アドレス
に格納しておき、これを定期的あるいは要求に基づきＲ
ＡＭから読出してシリアル伝送路経由で他の処理装置に
転送することが行われる。
加工した一連のデータを−ｒＬＲＡＭ内の所定アドレス
に格納しておき、これを定期的あるいは要求に基づきＲ
ＡＭから読出してシリアル伝送路経由で他の処理装置に
転送することが行われる。
従来、」−述のようなＴ？ＡＭ内データの転送に際して
は、データの１送出屯位ごとに処理装置が介入している
。すなわち、１送出単位のデータ転送が終了するたびに
伝送路インタフェース部から処理装置に転送終了通知が
発せられ、この通知を受けた処理装置は、次の読出しア
トルスを設定することにより次に転送すべきデータをＲ
ＡＭから読出させている。
は、データの１送出屯位ごとに処理装置が介入している
。すなわち、１送出単位のデータ転送が終了するたびに
伝送路インタフェース部から処理装置に転送終了通知が
発せられ、この通知を受けた処理装置は、次の読出しア
トルスを設定することにより次に転送すべきデータをＲ
ＡＭから読出させている。
発明が解決しようとする問題点
上記従来のＲＡＭ内データのシリアル転送方式では、１
単位の転送データごとに処理装置が逐一介入しているた
め、処理装置が他の処理にさける時間が短くなり、全体
的な処理速度が低下するという問題がある。
単位の転送データごとに処理装置が逐一介入しているた
め、処理装置が他の処理にさける時間が短くなり、全体
的な処理速度が低下するという問題がある。
発明の構成
問題点を解決するための手段
」二部従来技術の問題点を解決する本発明の自動シリア
ル転送装置は、データの転送先から受信可の通知を受け
るたびに歩進されるカウンタと、このカウンタのカウン
ト値に対応する所定の続出アドレスを転送データ格納用
ＲＡＭに供給する続出しアドレス供給回路と、このＲＡ
Ｍから読出された転送データをパラレル／シリアル変換
しつつ伝送路側に転送するパラレル／シリアル変換回路
とを備え、一群のデータ転送をハードウェア制御に基づ
き自動的に行うことにより、処理装置の介入を不要とす
るように構成されている。
ル転送装置は、データの転送先から受信可の通知を受け
るたびに歩進されるカウンタと、このカウンタのカウン
ト値に対応する所定の続出アドレスを転送データ格納用
ＲＡＭに供給する続出しアドレス供給回路と、このＲＡ
Ｍから読出された転送データをパラレル／シリアル変換
しつつ伝送路側に転送するパラレル／シリアル変換回路
とを備え、一群のデータ転送をハードウェア制御に基づ
き自動的に行うことにより、処理装置の介入を不要とす
るように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
実施例
第１図は、本発明の一実施例に係わるＲＡＭ内データの
自動シリアル転送装置の構成を示すプロツク図である。
自動シリアル転送装置の構成を示すプロツク図である。
この自動シリアル転送装置は、図示しない処理装置と伝
送路インタフェース部の間に設置される。
送路インタフェース部の間に設置される。
この自動シリアル転送装置は、フリップ・フロップ］、
２． ８、カウンタ３，６、ＲＯＭ４、パラレル／
シリアル変換回路５、デコーダ７、アン「ゲート９、遅
延回路１０及びインバータ１１を備えている。
２． ８、カウンタ３，６、ＲＯＭ４、パラレル／
シリアル変換回路５、デコーダ７、アン「ゲート９、遅
延回路１０及びインバータ１１を備えている。
転送データ格納用ＲＡＭ （Ｒ）の所定のアドレスに、
図示しない処理装置から一連の転送データが書込まれる
。ＲＡＭ （Ｒ）内データの転送開始に際しては、まず
、処理装置から伝送路インタフェース部に連なる信号線
２１−１：にデータ転送ｉｆｆ！知が出力される。伝送
路インタフェース部と伝送路を介して上記処理装置から
のデータ転送通知を受けた転送先は、受信可能状態にな
り次第受信可１ｆｆｉ知を返してくる。
図示しない処理装置から一連の転送データが書込まれる
。ＲＡＭ （Ｒ）内データの転送開始に際しては、まず
、処理装置から伝送路インタフェース部に連なる信号線
２１−１：にデータ転送ｉｆｆ！知が出力される。伝送
路インタフェース部と伝送路を介して上記処理装置から
のデータ転送通知を受けた転送先は、受信可能状態にな
り次第受信可１ｆｆｉ知を返してくる。
一方、この自動シリアル転送装置内では、−ト記信号線
２１上のデータ転送通知をセント端子Ｓに受けてフリッ
プ・フロップ１がセットされ、３人カアンドゲート９の
入力端子の一つに接続される出力端子Ｑにハイ信号を出
力する。また、転送先から返された受信可ｉｌＮ知は、
伝送路インタフェース部を経て信号線２２」−に出現す
る。この信号線２２」二の受信可通知によって、フリッ
プ・フロップ２がセットされ、３人カアンドゲートの一
つの入力端子に接続される出力端子Ｑにハイ信号が出力
される。さらに、この受信可通知は、カウンタ３を１力
ウント歩進させる。
２１上のデータ転送通知をセント端子Ｓに受けてフリッ
プ・フロップ１がセットされ、３人カアンドゲート９の
入力端子の一つに接続される出力端子Ｑにハイ信号を出
力する。また、転送先から返された受信可ｉｌＮ知は、
伝送路インタフェース部を経て信号線２２」−に出現す
る。この信号線２２」二の受信可通知によって、フリッ
プ・フロップ２がセットされ、３人カアンドゲートの一
つの入力端子に接続される出力端子Ｑにハイ信号が出力
される。さらに、この受信可通知は、カウンタ３を１力
ウント歩進させる。
ＲＯＭ４は、カウンタ３のカウント値に応じた所定の読
出しアドレスをＲＡＭ （Ｒ）のアドレス端子に供給す
る。このＲＡＭ （Ｒ）のリードイネーブル端子（ＲＥ
）には、信号ｖＡ２２上の受信可通知が遅延回路１０に
よって所定クロック周期遅延されて入力する。このリー
ドイネーブル信号によって、ＲＯＭ４の出力で定まるＲ
ＡＭ （Ｒ）の所定アドレスから最初の転送データが読
出され、パラレル／シリアル変換回路５に保持される。
出しアドレスをＲＡＭ （Ｒ）のアドレス端子に供給す
る。このＲＡＭ （Ｒ）のリードイネーブル端子（ＲＥ
）には、信号ｖＡ２２上の受信可通知が遅延回路１０に
よって所定クロック周期遅延されて入力する。このリー
ドイネーブル信号によって、ＲＯＭ４の出力で定まるＲ
ＡＭ （Ｒ）の所定アドレスから最初の転送データが読
出され、パラレル／シリアル変換回路５に保持される。
パラレル／シリアル変換回路５は、保持したパラレルデ
ータを、アンドゲート９を経て供給されるりロック信号
ＣＫに同期してシリアルデータに変換し、伝送路インタ
フェース部に連なるシリアル信号線２４上に出力する。
ータを、アンドゲート９を経て供給されるりロック信号
ＣＫに同期してシリアルデータに変換し、伝送路インタ
フェース部に連なるシリアル信号線２４上に出力する。
カウンタ６は、アンドゲート９から供給されるクロック
信号ＣＫをカランｌ−１，、力うント値をデコーダ７に
供給する。デコーダ７は、」−記カウント値がＲＡＭ
（Ｒ）から読出されるパラレルデータのビット幅に等し
くなると、信号線１２に接続される出力端子０にハイ信
号を出力する。このハイ信号は、フリップ・フロップ２
をリセットさせてアンドゲート９を遮断することにより
、パラレル／シリアル変換回路５へのクロック信号ＣＫ
の供給を停止させる。
信号ＣＫをカランｌ−１，、力うント値をデコーダ７に
供給する。デコーダ７は、」−記カウント値がＲＡＭ
（Ｒ）から読出されるパラレルデータのビット幅に等し
くなると、信号線１２に接続される出力端子０にハイ信
号を出力する。このハイ信号は、フリップ・フロップ２
をリセットさせてアンドゲート９を遮断することにより
、パラレル／シリアル変換回路５へのクロック信号ＣＫ
の供給を停止させる。
同時に信号線１２上のハイ信号は、フリップ・フロップ
８をセントして伝送路インタフェース部に連なる信号線
２３」二にハイ信号を出現させる。
８をセントして伝送路インタフェース部に連なる信号線
２３」二にハイ信号を出現させる。
このハイ信号は、フリップ・フロップ８がそのセントの
直後にローに立下がるアンドゲート９の出力をインバー
タ１１経由でリセット端子Ｒに受けることにより、所定
時間後にローに立」二げられる。
直後にローに立下がるアンドゲート９の出力をインバー
タ１１経由でリセット端子Ｒに受けることにより、所定
時間後にローに立」二げられる。
上記フリップ・フロップ８から出力される所定幅のハイ
信号ば、］ 、ｉｊ′Ｌ４１′／のデータの転送が終了
し７たことを転送先にｊｍ知する同期信号として、伝送
路インタフェース部と伝送路を経て転送先に送出される
。
信号ば、］ 、ｉｊ′Ｌ４１′／のデータの転送が終了
し７たことを転送先にｊｍ知する同期信号として、伝送
路インタフェース部と伝送路を経て転送先に送出される
。
一上記同期信号を受けた転送先は、次の転送データの受
信が可能になり次第、受信可１ｆｆｌ知を返してくる。
信が可能になり次第、受信可１ｆｆｌ知を返してくる。
信号線２２上に出現した受信可ｊｍ知は、フリップ・フ
ロップ２を再度セットしてアン１゛ゲー１−９を開くと
共に、カウンタ３のカウント値を歩進させる。ＲＯＭ４
は、この歩進されたカウント値に対応する次の転送デー
タの読出しアドレスをＲＡＭ （Ｒ）に供給する。ＲＡ
Ｍ ＣＲ）から読出された２番目の転送データは、パラ
レル／シリアル変換回路５に保持され、アンドゲート９
を経て供給されるクロック信号ＣＫに同期してシリアル
データに変換され、信号線２４を経て伝送路インタフェ
ース部に転送される。
ロップ２を再度セットしてアン１゛ゲー１−９を開くと
共に、カウンタ３のカウント値を歩進させる。ＲＯＭ４
は、この歩進されたカウント値に対応する次の転送デー
タの読出しアドレスをＲＡＭ （Ｒ）に供給する。ＲＡ
Ｍ ＣＲ）から読出された２番目の転送データは、パラ
レル／シリアル変換回路５に保持され、アンドゲート９
を経て供給されるクロック信号ＣＫに同期してシリアル
データに変換され、信号線２４を経て伝送路インタフェ
ース部に転送される。
上述の動作が繰り返えされて最後のデータの転送が終了
すると、その直後に転送先から返されてくる受信可通知
によってカウンタ３が歩進される。
すると、その直後に転送先から返されてくる受信可通知
によってカウンタ３が歩進される。
この歩進されたカウンタ３のカウント値に対応してＲＯ
Ｍ４から出力される読出しアドレスの最上位ビットは、
ハイになる。このハイ信号は、伝送路インタフェース部
に連なる信号線２５」−に転送終了通知を発生させ、信
号線１３を介して処理装置に転送の終了を通知し、かつ
フリップ・フロップ１とカウンタ３をリセットする。カ
ウンタ３のリセットによって信号線２５とＩ ３ Ｊ、
ニーのハイ信号はローに立上がり、この自動シリアル転
送装置はデータ転送開始前の状態に復帰する。
Ｍ４から出力される読出しアドレスの最上位ビットは、
ハイになる。このハイ信号は、伝送路インタフェース部
に連なる信号線２５」−に転送終了通知を発生させ、信
号線１３を介して処理装置に転送の終了を通知し、かつ
フリップ・フロップ１とカウンタ３をリセットする。カ
ウンタ３のリセットによって信号線２５とＩ ３ Ｊ、
ニーのハイ信号はローに立上がり、この自動シリアル転
送装置はデータ転送開始前の状態に復帰する。
以上、カウンタ３のカラン１〜値をＲＡＭ （Ｒ）の読
出しアドレスに変換するためにＲＯＭ４を使用する構成
を例示したが、これに代えてＲＡＭを使用すれば汎用性
を高めることができる。
出しアドレスに変換するためにＲＯＭ４を使用する構成
を例示したが、これに代えてＲＡＭを使用すれば汎用性
を高めることができる。
同様に、カウンタ３と６の初期値を処理装置側から変更
できる構成とすれば、更に汎用性を高めることができる
。
できる構成とすれば、更に汎用性を高めることができる
。
また、パラレル／シリアル変換回路５から伝送路インタ
フェース部を介してシリアルデータを伝送路に送出する
構成を例示したが、伝送路が短いような場合などはそこ
から直接伝送路に送出する構成としてもよい。
フェース部を介してシリアルデータを伝送路に送出する
構成を例示したが、伝送路が短いような場合などはそこ
から直接伝送路に送出する構成としてもよい。
発明の効果
以上詳細に説明したように、本発明の自動シリアル転送
装置は、データの転送先から受信可の１１知を受けるた
びに歩進されるカウンタと、このカウンタのカウント値
に対応する所定の続出アドレスを転送データ格納用ＲＡ
Ｍに供給する続出しアドレス供給回路と、このＲＡＭか
ら読出された転送データをパラレル／シリアル変換しつ
つ伝送路側に転送するパラレル／シリアル変換回路とを
備え、一群のデータ転送をハードウェア制御に基づき自
動的に行う構成であるから、処理装置の介入が不要とな
り、データ転送中でも処理装置は他の処理に専念でき、
全体的な処理速度が大幅に向上する。
装置は、データの転送先から受信可の１１知を受けるた
びに歩進されるカウンタと、このカウンタのカウント値
に対応する所定の続出アドレスを転送データ格納用ＲＡ
Ｍに供給する続出しアドレス供給回路と、このＲＡＭか
ら読出された転送データをパラレル／シリアル変換しつ
つ伝送路側に転送するパラレル／シリアル変換回路とを
備え、一群のデータ転送をハードウェア制御に基づき自
動的に行う構成であるから、処理装置の介入が不要とな
り、データ転送中でも処理装置は他の処理に専念でき、
全体的な処理速度が大幅に向上する。
第１図は、本発明の一実施例に係わるＲＡＭ内データの
自動シリアル転送装置の構成を示すプロツク図である。 １．２．８・・フリップ・フロップ、３・・データ転送
先から受信可信号を受けるたびに歩進されるカウンタ、
４・・カウンタ４のカウントイ直に対応する所定の読出
しアドレスを転送データ格納用ＲＡＭ（Ｒ）に供給する
ＲＯＭ、５ ・・ＲＡＭ（Ｒ）から読出された転送デー
タをシリアルデータに変換して伝送路側に転送するパラ
レル／シリアル変換回路。
自動シリアル転送装置の構成を示すプロツク図である。 １．２．８・・フリップ・フロップ、３・・データ転送
先から受信可信号を受けるたびに歩進されるカウンタ、
４・・カウンタ４のカウントイ直に対応する所定の読出
しアドレスを転送データ格納用ＲＡＭ（Ｒ）に供給する
ＲＯＭ、５ ・・ＲＡＭ（Ｒ）から読出された転送デー
タをシリアルデータに変換して伝送路側に転送するパラ
レル／シリアル変換回路。
Claims (1)
- 【特許請求の範囲】 データの転送先から受信可の通知を受けるたびに歩進さ
れるカウンタと、 このカウンタのカウント値に対応する所定の読出しアド
レスを転送データ格納用ＲＡＭに供給するアドレス供給
回路と、 この転送データ格納用ＲＡＭから読出された転送データ
をパラレル／シリアル変換しつつ伝送路側に転送するパ
ラレル／シリアル変換回路とを備えたことを特徴とする
ＲＡＭ内データの自動シリアル転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP576986A JPS62164287A (ja) | 1986-01-14 | 1986-01-14 | Ｒａｍ内デ−タの自動シリアル転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP576986A JPS62164287A (ja) | 1986-01-14 | 1986-01-14 | Ｒａｍ内デ−タの自動シリアル転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62164287A true JPS62164287A (ja) | 1987-07-20 |
Family
ID=11620327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP576986A Pending JPS62164287A (ja) | 1986-01-14 | 1986-01-14 | Ｒａｍ内デ−タの自動シリアル転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164287A (ja) |
-
1986
- 1986-01-14 JP JP576986A patent/JPS62164287A/ja active Pending
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