JPS62160784A - 半導体レ−ザ素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体レーザ素子、特に発光部とその駆動
回路素子（電界効果トランジスタ）とをモノリシック集
積化した半導体レーザ素子及びその製造方法に関する。

（従来の技術） 近年、光中継器或はコンピュータのデータ伝送その他に
用いる光通信用デバイスとして光・電子集積回路（Ｏｐ
ｔｏ　Ｅｌｅｃｔｒｏｎｉｃ　Ｉｎｔｅｇｒａｔｅｄ　
Ｃ１ｒｃｕｉｔ）の研究が盛んに行われており、数百Ｍ
ピットル数Ｇビットの信号伝送速度に対応出来る高速仕
様の０ＥＩＣの研究開発が進められている。０ＥＩＣは
光半導体素子（例えば受光素子、発光素子）と電子回路
素子（例えば電界効果トランジスタ）とをモノリシック
ｆＪ積化して低価格化を図ると共に、より高度にしかも
より高速に機能する光通信用デバイスの実現を図るもの
である。

第３図は従来の半導体レーザ素子の一構成例を示した全
体斜視図である。

この半導体レーザ素子（以下、単に素子とも称す）　１
１は基板１３の同一基板面上に発光部（ＬＤ）１５及び
駆動回路（電界効果トランジスタＦＥＴ）１７ａ、　１
７ｂをプレーナー化して並列に設けた構造を有する光・
電子ｉｍ回路（ＬＤ−ＦＥＴ）である（文献Ｉ；を気通
信学会報告、ｖｏｌ、０ＱＥ８４−５４（１９８４）ｐ
１７〜２４）。

第３図に示すように、発光部１５は、ストライプ溝１９
ａ、　１９ｂが設けられた基板１３面上に設けられてお
り、この基板１３面上に例えばｎクラッド層２１、活性
層２３．ｐクラッド層２５、キャップ層２７を順次に積
層した積層体から成る。この積層体の活性層２３はスト
ライプ溝１９ａ、１９ｂに沿って設けられたｎクラッド
層２１が形成する溝内にそれぞれ形成されているため１
両溝１９ａ、１９ｂ間のメサストライプ状の基板部分２
９の側壁部で途切れて埋め込まれているので、この発光
部１５は埋込み構造の半導体レーザを構成する。３１は
キャップ層２７及びｐ形りラッド層２５に部分的な亜鉛
（Ｚ　ｎ）拡散を行って形成されたｐ側型流経路である
。

駆動回路１７ａ、＋７ｂはｎクラッド領域に発光部１５
と同一基板上に並列に設けられた、ＭＩＳ構造の電界効
果トランジスタ１７ａ、　１７ｂから成る。尚この従来
例では対称的に設けられた２個の駆動回路１７ａ　、　
１７ｂのうち駆動回路１７ａが発光部１５に接続されて
いる。

第４図（Ａ）〜（Ｃ）は素子１１の製造工程の説明に供
する断面図である。以下、素子１１の製造工程につき図
を参照して概略的に説明する。

半絶縁性１ｎＰ基板１３上に２木のストライプ溝１９ａ
、１９ｂを、マスクを用いてエツチングによって形成す
る（第４図（Ａ）　）　。

次に、ストライプ溝１９ａ、１９ｂが形成された基板１
３面上にｎ−ＩｎＰｎクラッド層２１−１ｎＧａＡｓＰ
活性層２３、ｐ−ＩｎＰｎクラッド層２５−ＩｎＧａＡ
ｓＰキャップ層２７を順次に液相成長させる。活性層２
３は主としてメサストライプ状の基板部分２９の側壁部
で途切れストライプ溝１９ａ、１９ｂに対応する溝内に
埋込まれた構成となる。この後メサストライプ状の基板
部分２８上に、５ｉ０２をマスクとして用いてキャップ
層２７を貫くように亜鉛（Ｚ　ｎ）の拡散を行ってｐク
ラッド層２５に至るＺｒ＃Ａ散領域３１を形成する。こ
のＺｎ拡散領域はｐ制電流経路３１となる（第４図（Ｂ
）　）　。

次に、発光部１５以外の部分をｎクラッド層２１まで選
択的にエツチングして除去する（第４図（Ｃ））。

次に、このエツチングによって露出した、ｎクラッド層
（ｎクラッド領域）　２１上に発光部１５の駆動回路１
７ａ、１７ｂを作成する（第３図参照）。この場合、ゲ
ート溝は５ｉ０２　をマスクに用いて形成し、ゲート絶
縁膜としてＣＶＤ−３ｉ０２膜を被着してＭＩＳ構造の
電界効果トランジスタが形成される。

次いで、ゲート電極、ｐ側電極及びその他の各電極材料
を蒸着して、パターニングし各電極を形成する。

この後、労開によってチップ化し、第３図に示す構造の
素子１１が得られる。チップ化した素子１１をヒートシ
ンク上にポンディングして用いる。

（発明が解決しようとする問題点） しかしながら、発光部及び駆動回路素子を同一基板上に
プレーナ化して並列に設けた上述した従来構造の半導体
レーザ素子では、一般に層厚の薄い駆動回路素子に比し
層厚が数ルｍと厚い発光部が、基板面上に段差を形成す
る。この段差のため、電極特にゲート電極の形成に当っ
てパターニングを精密に行うことが困難であり、従って
、ゲート電極を精度良く形成することが出来ず、これが
ため、信号伝送速度が数百Ｍピットル数Ｇビットの高速
変調に用いて充分実用的な性能を有する半導体レーザ素
子の製造が著しく困難であるという問題点があった。

さらに、発光部と駆動回路素子とを別々に並列に設けた
構造となっていたため製造プロセスが複雑になるという
問題点があった。

この発明の目的は、上述した従来技術の問題点を除去し
、精密なバターニングが容易であり、また製造プロセス
も従来より容易であり、従って高速変調に用いて実用的
でかつ製造容易な半導体レーザ素子及びその製造方法を
提供することにある。

（問題点を解決するための手段） この目的の達成を図るため、この発明の半導体レーザ素
子は、基板上に順次に設けられた下側クラッド層、活性
層、上側クラッド層及び電流制御層を有するストライプ
状積層体と、この積層体の両側に設けられた電流狭窄用
の埋込層と、この埋込層上に設けられかつ電流制御層上
同一平坦面を形成する制御電極層とを具え、さらにこの
平坦面上に設けられた制御電極層上の制御電極及び電流
制御層上の第一主電極と、基板裏面側に設けられた第二
主電極とを具える構造となっている。

この半導体レーザ素子においては、下側クラッド層、活
性層及び上側クラッド層と、電流狭窄用の埋込層とを基
板上に設けて発光部（埋込構造の半導体レーザ）を構成
すると共に、電流制御層及び制御電極層で以って駆動回
路素子（電界効果トランジスタ）を構成する。

また、この発明の半導体レーザ素子の製造方法によれば
、基板上に下側クラッド層、活性層、下側クラ−２ド層
及び電流制御層を順次に積層し、この積層体の一部分を
除去してストライプ状積層体を形成する。ストライプ状
積層体の両側部の基板面上には電流狭窄用の埋込層を積
層し、この埋込層上に制御電極層を、制御電極層の表面
が電流制Ｗ層の表面と同一平坦面を形成するように順次
にｆＩ１層する。次に電流制御層及び制御電極層の上面
が形成する平坦面のうち、電流制御層の平坦面上に第一
主電極を及び制御電極層の平坦面上に制御電極を°それ
ぞれ形成する。

（作用） この発明の構成によれば電流制御層及び制御電極層のそ
れぞれの上面によって同一の平坦面を構成している。従
って従来のような段差が形成されないため、この平坦面
上に制御電極及び第一主電極を精密なパターニングで作
成する。

また、この発明の半導体レーザ素子によれば、半導体レ
ーザ（ＬＤ）と駆動回路素子（ＦＥＴ）とを、個別にで
はなく一体化してモノリシック集積化した構成を有する
。従って、半導体レーザと電界効果トランジスタとを、
個別に基板面上に並べてモノリシック集積化していた従
来のＬＤ−ＦＥＴ複合型半導体レーザ素子よりも製造プ
ロセスが複雑でなく容易である。

この発明では、半導体レーザの励起電流経路の途中に電
流制御層（チャネル層）を設け、励起電流量を制御電極
層（ゲート）に印加した電圧によって直接制御し半導体
レニザの光出力強度を変化させる。

（実施例） 以下、図面を参照しながらこの発明の実施例につき説明
する。尚１図はこの発明が理解田来る程度に各構成成分
を概節的に示し・であるにすぎず、従って、この発明の
各構成成分の寸法、形状及び配置関係は図示例に限定さ
れるものではない。

第１図に、この発明の第一実施例である端面発光型の半
導体レーザ素子の断面図を示す、尚、第１図において図
面の簡略化のため断面を示すハツチングは省略して示し
た。

第１図の半導体レーザ素子（以下、単に素子とも称する
）３２において、３３はストライプ状積層体であり、こ
の積層体３３はｎ−ＩｎＰ基板３５上に順次に設けられ
たｎ−ＩｎＰ下側クラッド層３７、ＩｎＧａＡｓＰ活性
層３９．ｐ−ＩｎＰ上側クラりト層ａｔ及びｐ−−Ｉｎ
Ｐ’Ｑｉ流制御層４３を有スル。

また１１層体３３の両側部の基板３５上には電流狭窄用
の埋込層４５を設けである。埋込層４５はｐ−ＩｎＰ層
４７及びｎ−ＩｎＰ層４９で構成する。埋込層４５上に
ｎＩｎＰＦｉ制御電極層５１を設け、この制御電極層５
１の上面と電流制御層４３の上面とで同一平坦面を形成
するようになしである。

さらに、制御電極層５１上には制御電極５３を具え、電
流制御層４３上には第一主電極５５を具え及び基板３５
の裏面備には第二主電極５７を具えている。

この構造においてｎクラッド層３７、活性層３９及びｐ
クラッド層４１から成る積層体及びこの積層体を両側部
から埋め込むように設けられた埋込層４５で半導体レー
ザ（以下、ＬＤと称す）の主要部を構成する。埋込層４
５を構成するｐ−ＩｎＰ層４７及びｎ−ＩｎＰ層４８の
接合面（境界面）は、その端部において活性層３８の側
壁と接するようにかつ活性層３８とクラッド層３７及び
４１とがそれぞれ形成する、２つのへテロ接合の間に位
置するように設けである。ここで２つのへテロ接合の間
とは、活性層３９とｎクラッド層３７との接合面から活
性層３８とｐクラッド層４１との接合面までの間を意味
する。

また、一方の制御電極層５１．電流制御層４３及び他方
の制御電極層５１とは、駆動回路素子を構成しており、
この実施例では電流制御層４３をチャネル層及び制御電
極層５１をゲートとするジャンクション型電界効果トラ
ンジスタ（以下、単にＦＥＴと称す）と成っている・ 素子３２のＬＤに対しては電極５５がｐ側電極５５及び
電極５７がｎ側電極となる。また、ＦＥＴに対しては電
極５５が第−主（ソース）電極、電極５３．５３が制８
（ゲート）電極及び電極５７が第二主（トレイン）電極
となる。さて、このような電極構成となっている素子３
２において、電極５５に対し正電圧を及び電極５７に負
電圧を印加すると、素子３２が具えるＬＤのｐ側電極５
５からｎ側電極５７に励起電流が流れ通常の埋込構造の
半導体レーザと同様にレーザ発振を行う、一方素子３２
が具えるＦＥＴは逆バイアス状態となり低キヤリア濃度
化されたチャネル層４３において空乏層が広がる。この
空乏層によってＬＤの励起電流が阻止され、ＦＥＴのゲ
ート電極５３．５３の印加電圧に応じた励起電流が流れ
る。従って、ゲート電極５３に信号電圧を印加してＬＤ
の励起電流量を直接制御し、信号電圧によって強度変調
された光出力を得ることが出来る。

また、この実施例では埋込層４５は逆バイアス状態とな
り、又、既に説明したように、ｐ−ＩｎＰ層４７及びｎ
−ＩｎＰ４９間の接合面は活性層３８を挾み込む２つの
へテロ接合の間に設けられているので、漏れ電流がなく
活性層３９へのキャリア注入が効率良く行われる。その
結果、低発振閾値かつ高発光効率を期待出来る。

次に、素子３２の製造方法につき第１図を参照して説明
する。

ｎ−ＩｎＰ基板３５上にｎ−ＩｎＰ下側クラりド層３７
、ＩｎＧａＡｓＰ活性層３８、ｐ−ＩｎＰ上側クラッド
層４１及びｐ−−ＩｎＰ電流制御層４３を液相エピタキ
シャル成長法ＣＬＰＥ法）によって順次に積層して、基
板面３５ａ上に積層体を形成する。

この積層体の一部分を例えばエツチングによって除去し
てストライプ状積層体３３を形成する。

尚、エツチングの結果、第１図に示すように、初期の基
板面３５ａがエツチングされて新たに形成された基板面
３５ｂ、３５ｃが現われるようになしてもよいこと勿論
のこと、又、新たな基板面３５ｂ、　３５ｃを形成する
のではなく初期の基板面３５ａが露出するようになして
も同等問題ない。

次いで、ストライブ状積層体３３の両側部の基板面３５
ｂ、　３５ｃ上に電流狭窄用埋込層４５、制御電極層５
１をＬＰＥ法によって順次に積層する。

この実施例では電流狭窄用埋込層４５としてｎ−ＩｎＰ
層４７及びｐ−ＩｎＰ層４９を順次に積層して形成する
。この場合、ｎ−ＩｎＰ層４７及びｐ−ＩｎＰ層４９の
接合面が、活性層３８の厚み方向において活性層３８を
上下に挾み込むように形成された２つのへテロ接合の間
に、位置するように形成する。

続いてｐ−ＩｎＰ層４ｓりに制御電極層５１を積層する
が、埋込層４５上の制御電極層５１は、制御電極層５１
の上面が電流制御層４３の上面と同一平坦面を形成する
ように積層する。

次に、電流制御層４３及び制御電極層５１が形成する平
坦面上の、電流制御層４３上に第一主電極５５を及び制
御電極層５１上に制御電極５３を蒸着によってそれぞれ
形成する。これら電極５５．５３の形成は、従来のよう
な段差を有さない平坦面上に行うので精密なパターニン
グが容易である。従って、設計に応じたゲート電極を精
度良くしかも容易に形成出来る。また、この発明の半導
体レーザ素子の構造によれば従来構造の半導体レーザ素
子よりも製造プロセスが容易であり、しかも高速変調に
適している。

各電極の形成は例えば第一主電極５５にＡｕＺｎを、及
び制御電極５３と第二主電極５７とにＡｕＧｅＮｉを電
極材料として用いて蒸着によって行えば良い。

上述した実施例において各層３７〜４３．４７〜５１の
積層方法は液相エピタキシャル成長法の他、有機金属気
相成長（ＭＯＣＶＤ）法その他の方法によっても良い。

第２図は、この発明の第二実施例の、第１図と同様の断
面図である。この実施例も第一実施例と同様に単面発光
型の半導体レーザ素子である。

尚、第２図において第一実施例と同一の構成成分につい
ては同一の符号を付して示しその詳細な説明は囲路する
。

この実施例ではストライプ状積層体３３の両側部の基板
面３３ｂ、　３３ｃ上に順次にｎ−ＩｎＰ層５８、ｐ−
ＩｎＰ層８１及びｎ−ＩｎＰ層６３を積層形成して電流
狭窄用埋込層５７を設けた構造となっている。

この実施例は第一実施例と埋込層５７の構成が異なるの
みでその他の構成は第一実施例と同様である。この実施
例では第一実施例よりも高発振Ｆｌｔｉ値及び低発光効
率となるがこのような構成とすることによっても、精密
なパターニングが容易であり、また製造プロセスも従来
より容易な半導体レーザ素子を提供することが出来る。

上述した実施例ではＩｎＰ系の半導体材料を用いて半導
体レーザ素子を構成したが、この発明はこれに限定され
るものではなくＧａＡｓ系その他の半導体材料を用いる
ことも出来る。

また、上述した実施例において導電型を反転させても良
い。

（発明の効果） 上述した説明から明らかなように、この発明によれば、
電流制御層及び制御電極層で形成した平坦面上に電極形
成を行うので、電極形成を困難にする段差を有さす精密
なパターニングが容易に行え、よって精度良く電極形成
が行える。

また、この発明のＬＤ−ＦＥＴ複合型半導体レーザ素子
は製造プロセスが容易であり、高速変調に適している。

従って、この発明によれば信号伝送速度が数百Ｍピット
ル数Ｇピントの高速変調に用いて好適でありかつ製造容
易な半導体レーザ素子を提供することが出来る。

【図面の簡単な説明】

第１図はこの発明の第一実施例の説明に供する断面図、 第２図はこの発明の第二実施例の説明に供する断面図、 第３図は従来例の構成を示す全体斜視図、第４図ｆＡ］
〜ＦＣ）は従千例の製造工程の説明に供する断面図であ
る。 ３２・・・半導体レーザ素子 ３３・・・ストライプ状積層体 ３５・・・基板、　　　　　　３７・・・下側クラッド
層３８・・・活性層、　　　　４１・・・上何クラッド
層４３・・・電流制御層、　　４５．５７・・・電流狭
窄用埋込層５１・・・制御電極層、　　５３・・・制御
電極５５・・・第一主電極、　　５７・・・第二主電極
。 特許出願人　　　沖電気工業株式会社 ３２　　？Ｊ４＋レス゛系チ　　　ｄ７　　Ｐ−ｒｎＰ
／ｉ３３　　ストライフゝ択槓層４＋ｄｑ７７−１７１
　Ｐ／ｆＪ５　　ｎ−Ｉ　７１　Ｐｈ−２反　　　　　
　５ｆ　　卜１ｎＰ％’Ｖｔ１ｑＩｉｉＪ＆ｆｉ３７’
ｎ−１ｎＰフフ−ｒ　Ｆ”漫’ｄ　　帝１４ＱノｌＪＱ
　　Ｉｎ　（Ｔ　＜ｌ　Ａｓ　Ｐ　Ａ　ｎｆｉ　　　　
　５ｆ　　第一　’Ｅ　ｆＬＪ’！４ｆ　　Ｐ−１ｎＰ
’）り、ド層　　　５１Ｊ二五電極４３：ｐ−１ｎＰ’
ｆ流剥ｒｈｋ　　ｎａｙｙｂｔｓｃ　　基猛酌４５　　
塚ム層 笛−莢１を伊）の設問ｌ 第１図 ＪＪし　　　　Ｊ３ａ　　　　　ＥＸ ｆ７省流狭窄用埋込層 ！；４：ｎ−１ｎＰ層 ６ｆ　　ｐ−ＬｎＰ層 ６Ｊ　ｎ−１刀ρ層 第；菓万ヒイグｊの言見朗国 第２図 −ノ　　　　　　　　　　　　　　　　　　　　　　　
ＶＮ　　　　　＼− ど−

Claims (2)

【特許請求の範囲】
1. （１）基板上に順次に設けられた下側クラッド層、活性
   層、上側クラッド層及び電流制御層を有するストライプ
   状積層体と、 該積層体の両側部に設けられた電流狭窄用の埋込層と、 該埋込層上に設けられ前記電流制御層と同一平坦面を形
   成する制御電極層と、 さらに、該制御電極層上の制御電極、電流制御層上の第
   一主電極及び前記基板裏面側の第二主電極と を具えることを特徴とする半導体レーザ素子。
2. （２）基板上に下側クラッド層、活性層、上側クラッド
   層及び電流制御層を順次に積層する工程と、該積層体の
   一部分をエッチング除去してストライプ状積層体を形成
   する工程と、 該ストライプ状積層体の両側部に電流狭窄用埋込層及び
   該埋込層上の制御電極層を該制御電極層の表面が前記電
   流制御層の表面と同一平坦面を形成するように順次に積
   層する工程と、 前記電流制御層上に第一主電極を形成する工程と、 前記制御電極層上に制御電極を形成する工程とを含むこ
   とを特徴とする半導体レーザ素子の製造方法。