JPS62160754A - 集積回路装置の製法 - Google Patents
集積回路装置の製法Info
- Publication number
- JPS62160754A JPS62160754A JP61002745A JP274586A JPS62160754A JP S62160754 A JPS62160754 A JP S62160754A JP 61002745 A JP61002745 A JP 61002745A JP 274586 A JP274586 A JP 274586A JP S62160754 A JPS62160754 A JP S62160754A
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- JP
- Japan
- Prior art keywords
- type
- gate electrode
- conductivity type
- forming
- electrode layer
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンプリメンタリＭＯ８型集積回路装置ｔ
（０ＭＯ８型ＩＣ）の＃法に関し、特にホットキャリア
対策を施した微細化０ＭＯ８型ＩＣの製法に関するもの
である。
（０ＭＯ８型ＩＣ）の＃法に関し、特にホットキャリア
対策を施した微細化０ＭＯ８型ＩＣの製法に関するもの
である。
この発明は、例えばＮチャンネルＭＯ８型トランジスタ
がいわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造χＭするＣＭＯ８型ＩＣンシリコン
グートプロセスにより製作するにあたり、Ｐチャンネル
及びＮチャンネルの２つのＭＯＢ型トランジスタについ
てホトレジスト等のマスフケ用いずに低不純物濃度のＮ
型ソース・ドレイン領域を形成し、ＰチャンネルＭＯ８
型トランジスタについてはＮ型ノースφドレイン領域を
打消すように１型ソース・ドレイン領域を形成し、さら
に両トランジスタについて各々のソース・ドレイン領域
の表面をシリサイド化することにより工程の簡略化馨図
ったものである。
がいわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造χＭするＣＭＯ８型ＩＣンシリコン
グートプロセスにより製作するにあたり、Ｐチャンネル
及びＮチャンネルの２つのＭＯＢ型トランジスタについ
てホトレジスト等のマスフケ用いずに低不純物濃度のＮ
型ソース・ドレイン領域を形成し、ＰチャンネルＭＯ８
型トランジスタについてはＮ型ノースφドレイン領域を
打消すように１型ソース・ドレイン領域を形成し、さら
に両トランジスタについて各々のソース・ドレイン領域
の表面をシリサイド化することにより工程の簡略化馨図
ったものである。
ＭＯ８型トランジスタを微細化する場合、チャン坪ル長
が例えば１．０〜１．５μｍ程度に々ると、ホットキャ
リアがゲート絶縁膜に注入されるため、トランジスタ特
性の劣化が起こることはよく知られている。そして、こ
のための対策として、ＬＤＤと称される低不純物濃度の
ドレイン領域を設け、ドレイン接合の近傍の電界集中を
緩和する方法が提案されている。
が例えば１．０〜１．５μｍ程度に々ると、ホットキャ
リアがゲート絶縁膜に注入されるため、トランジスタ特
性の劣化が起こることはよく知られている。そして、こ
のための対策として、ＬＤＤと称される低不純物濃度の
ドレイン領域を設け、ドレイン接合の近傍の電界集中を
緩和する方法が提案されている。
シリコンゲートプロセスにおいてＬＤＤ構造を実状する
方法としては、ポリシリコンゲート部をマスクとして基
板表面にＮ型決定不純物を比較的低濃度で且つ浅く選択
的にドープしてＮ型ノース・Ｆ’Ｌ／イン領域ヲ形成し
た後、ポリシリコンゲート部をおおってシリコンオキサ
イドヶ堆積してからこれｔエッチ・々ツクするなどして
ポリシリコンゲート部のソース側及びドレイン側の側面
にシリコンオキサイドを残存嘔せ、ポリシリコンゲート
部及び残存するシリコンオキサイドをマスクとして基板
表面にＮ型決定不純物を比較的高濃度で選択的にドープ
してＮ型ソース・ドレイン領域とそれぞれ一体ｔなすＮ
＋型ソース・ドレイン領域を形成するようにしたものが
公知である。この方法によると、Ｎ＋型ソース・ドレイ
ン領域は、ポリシリコンゲート部及びＮ型ソース・ドレ
イン領域に対してセルファラインされ、ＮチャンネルＭ
Ｏ８型ＩＣにあっては通常のシリコンゲートプロセスに
比べて特にマスク工程の増加を必要としない利点がある
。
方法としては、ポリシリコンゲート部をマスクとして基
板表面にＮ型決定不純物を比較的低濃度で且つ浅く選択
的にドープしてＮ型ノース・Ｆ’Ｌ／イン領域ヲ形成し
た後、ポリシリコンゲート部をおおってシリコンオキサ
イドヶ堆積してからこれｔエッチ・々ツクするなどして
ポリシリコンゲート部のソース側及びドレイン側の側面
にシリコンオキサイドを残存嘔せ、ポリシリコンゲート
部及び残存するシリコンオキサイドをマスクとして基板
表面にＮ型決定不純物を比較的高濃度で選択的にドープ
してＮ型ソース・ドレイン領域とそれぞれ一体ｔなすＮ
＋型ソース・ドレイン領域を形成するようにしたものが
公知である。この方法によると、Ｎ＋型ソース・ドレイ
ン領域は、ポリシリコンゲート部及びＮ型ソース・ドレ
イン領域に対してセルファラインされ、ＮチャンネルＭ
Ｏ８型ＩＣにあっては通常のシリコンゲートプロセスに
比べて特にマスク工程の増加を必要としない利点がある
。
ＣＭＯ８型ＩＣｙ！−微細化していくと、Ｐチャンネル
ＭＯ８型トランジスタ及びＮチャンネルＭＯ８型トラン
ジスタのつち例えば後者’４ＬＤＤ構造にすることが必
要となろうこのような必要にこたエルため、上記したセ
ル７アライメントプロセスを採用することが考えられる
が、この場合にはマスク工程が増加する不都合がある。
ＭＯ８型トランジスタ及びＮチャンネルＭＯ８型トラン
ジスタのつち例えば後者’４ＬＤＤ構造にすることが必
要となろうこのような必要にこたエルため、上記したセ
ル７アライメントプロセスを採用することが考えられる
が、この場合にはマスク工程が増加する不都合がある。
すなわち、ＣＭＯ８型Ｏ８型Ｉシリコンゲートプロセス
により製作する場合、ＰチャンネルＭＯ８型トランジス
タのＰ＋型ソース・ドレイン領域を形成する際にはＮチ
ャンネルＭＯ８型トランジスタ乞配置すべき部分をホト
レジスト等のマスクでおおい、ＮチャンネルＭＯ８型ト
ランジスタのＮ＋型ソース・ドレイン領域を形成する際
にはＰチャンネルＭＯ８型トラン・ジスタを配置すべき
部分ンホトレ、クスト等のマスクでおおうのが普通であ
る。
により製作する場合、ＰチャンネルＭＯ８型トランジス
タのＰ＋型ソース・ドレイン領域を形成する際にはＮチ
ャンネルＭＯ８型トランジスタ乞配置すべき部分をホト
レジスト等のマスクでおおい、ＮチャンネルＭＯ８型ト
ランジスタのＮ＋型ソース・ドレイン領域を形成する際
にはＰチャンネルＭＯ８型トラン・ジスタを配置すべき
部分ンホトレ、クスト等のマスクでおおうのが普通であ
る。
いま、ＮチャンネルＭＯ８型トランジスタについてＬＤ
Ｄ構造ン実現するものとすると、Ｎ＋型ソース・ドレイ
ン領域の形成とは別にＮ型決定不純物ン低棲度でドープ
する処理が不可欠であり、この処理の際にはＰチャンネ
ルＭＯ８型トランジスタを配置すべき部分をホトレジス
ト等のマスクでおおっておく必要がある。従って、通常
のＣＭＯＳシリコンゲートプロセスに比べてマスク工程
が１工程増加する。
Ｄ構造ン実現するものとすると、Ｎ＋型ソース・ドレイ
ン領域の形成とは別にＮ型決定不純物ン低棲度でドープ
する処理が不可欠であり、この処理の際にはＰチャンネ
ルＭＯ８型トランジスタを配置すべき部分をホトレジス
ト等のマスクでおおっておく必要がある。従って、通常
のＣＭＯＳシリコンゲートプロセスに比べてマスク工程
が１工程増加する。
この発明の目的は、ＬＤＤ構造を有するＣＭＯ８型ＩＣ
’ｇ［作する際にマスク工程を減少させることにある。
’ｇ［作する際にマスク工程を減少させることにある。
この発明は、ＬＤＤ構造を有するＣＭＯ８型Ｉｃｙ、−
セルフアライメントプロセスによりａ作−ｒるにあたり
、コンプリメンタリな２つのＭＯ８型トラン・ジスタに
ついてホトレジスト等のマスクラ用いずに低不純物濃度
のノース・ドレイン領域乞形成し、一方のＭＯ８型トラ
ンジスタについては低不純物濃度のソース・ドレイン領
域を打消すようにそれらとは反対導電型の高不純物濃度
のソース・ドレイン領域を形成し、さらに双方のＭＯ８
型トランジスタについて各々のソース・ドレイン領域の
表面ンシリサイド化することを特徴とするものである。
セルフアライメントプロセスによりａ作−ｒるにあたり
、コンプリメンタリな２つのＭＯ８型トラン・ジスタに
ついてホトレジスト等のマスクラ用いずに低不純物濃度
のノース・ドレイン領域乞形成し、一方のＭＯ８型トラ
ンジスタについては低不純物濃度のソース・ドレイン領
域を打消すようにそれらとは反対導電型の高不純物濃度
のソース・ドレイン領域を形成し、さらに双方のＭＯ８
型トランジスタについて各々のソース・ドレイン領域の
表面ンシリサイド化することを特徴とするものである。
この発明の製法によると、他方のＭＯ８型トランジスタ
については低不純物濃度のソース會ドレイン饋域の表面
をシリサイド化することにより高不純物濃度のソース・
ドレイン領域の形成を省略するので、マスク工程は、通
常のＣＭＯＳシリコンゲートプロセスに比べてｌ工程減
らすことができる。
については低不純物濃度のソース會ドレイン饋域の表面
をシリサイド化することにより高不純物濃度のソース・
ドレイン領域の形成を省略するので、マスク工程は、通
常のＣＭＯＳシリコンゲートプロセスに比べてｌ工程減
らすことができる。
第１図乃至第７図は、この発明の一実施例によるＣ Ｍ
ＯＳ型ＩＣの製造過程を示すもので、各々の図番に対
応する工程＋１）〜（７）ヲ順次に説明する。
ＯＳ型ＩＣの製造過程を示すもので、各々の図番に対
応する工程＋１）〜（７）ヲ順次に説明する。
（１）例えばＮ型のシリコン基板１００表面に選択的イ
オン注入法等によりＰ型ウェル領域１２ン形成した後、
公知の選択酸化法により第１及び第２の開口部１４Ａ及
び１４Ｂ４有する厚いシリコンオキサイドからなるフィ
ールド絶縁膜１４ケ形成するつこの場合、第１及び第２
の開口部１４Ａ及び１４ 、Ｂは、ウェル領域１２内の
アクティブ領域配置部及びウェル狽域１２外のアクティ
ブ領域配置部にそれぞれ対応する。
オン注入法等によりＰ型ウェル領域１２ン形成した後、
公知の選択酸化法により第１及び第２の開口部１４Ａ及
び１４Ｂ４有する厚いシリコンオキサイドからなるフィ
ールド絶縁膜１４ケ形成するつこの場合、第１及び第２
の開口部１４Ａ及び１４ 、Ｂは、ウェル領域１２内の
アクティブ領域配置部及びウェル狽域１２外のアクティ
ブ領域配置部にそれぞれ対応する。
次に、熱酸化法により第１及び第２の開口部１４Ｎ及び
１４Ｂ内の基板表面部分にそれぞれ薄いシリコンオキサ
イドからなるゲート絶縁膜１６Ａ及び１６Ｂｉ形成した
後、ＣＶＤ（ケミカル・ペーパー・デポジション）法等
により基板上ｍｌにポリシリコン層を堆積する。そして
、このポリシリコン層を■ゾゲラフイ岐街＜ｔｈ所望の
が一ドパターンに従ってパターニングすることによりゲ
ート絶縁膜１６Ａ及び１６Ｂ上にそれぞれポリシリコン
からなるゲート電極層１８Ａ及び１８ Ｂ Ｙ形成する
う（２）次に、基板上面には第１の開口部１４Ａ’Ｙお
おい且つ第２の開口部１４ Ｂ ’ｉ露呈させるように
して不純物マスクとしてのホトレジスト層２１−形成す
る。そして、ゲート絶縁膜１６Ｂ及びゲート電極層１８
Ｂの積層部とフィールド絶縁膜１４とをマスクとして基
板表面に例えばポロンイオンを選択的に注入することに
よりゲート電極層１８Ｂの一方側及び他方側にそれぞれ
Ｐ＋型ソース憤域η及びＰ＋型ドレイン領域２４ヲ形成
する。この後、ホトレジスト層２０を除去する。
１４Ｂ内の基板表面部分にそれぞれ薄いシリコンオキサ
イドからなるゲート絶縁膜１６Ａ及び１６Ｂｉ形成した
後、ＣＶＤ（ケミカル・ペーパー・デポジション）法等
により基板上ｍｌにポリシリコン層を堆積する。そして
、このポリシリコン層を■ゾゲラフイ岐街＜ｔｈ所望の
が一ドパターンに従ってパターニングすることによりゲ
ート絶縁膜１６Ａ及び１６Ｂ上にそれぞれポリシリコン
からなるゲート電極層１８Ａ及び１８ Ｂ Ｙ形成する
う（２）次に、基板上面には第１の開口部１４Ａ’Ｙお
おい且つ第２の開口部１４ Ｂ ’ｉ露呈させるように
して不純物マスクとしてのホトレジスト層２１−形成す
る。そして、ゲート絶縁膜１６Ｂ及びゲート電極層１８
Ｂの積層部とフィールド絶縁膜１４とをマスクとして基
板表面に例えばポロンイオンを選択的に注入することに
よりゲート電極層１８Ｂの一方側及び他方側にそれぞれ
Ｐ＋型ソース憤域η及びＰ＋型ドレイン領域２４ヲ形成
する。この後、ホトレジスト層２０を除去する。
（３）次に、第１及び第２の開口部１４Ａ及び１４Ｂ７
ホトレジスト等でマスクしない状態でゲート絶縁膜１６
Ａ及びゲート電極層１８Ａの積層部とゲート絶縁膜１６
Ｂ及びゲート電極層１８Ｂの積層部とフィールド絶縁膜
１４とをマスクとして基板表面に例えばリンイオンを選
択的に注入することによりゲート電極層１８Ａの一方側
及び他方側にそれぞれＮ型ソ−ス領域２６及びＮ型ドレ
イン領域２８ヲ形成するつこの場合、リンイオンの注入
は、先のボロンイオンの注入に比べて低濃度で且つ浅く
行なうようにすると、Ｐ＋型領域ρ及び別がＮ型化する
のを防止することができる。なお、第３図のリンイオン
注入工程は、第２図のｌロンイオン注入工程の前に実施
してもよい。
ホトレジスト等でマスクしない状態でゲート絶縁膜１６
Ａ及びゲート電極層１８Ａの積層部とゲート絶縁膜１６
Ｂ及びゲート電極層１８Ｂの積層部とフィールド絶縁膜
１４とをマスクとして基板表面に例えばリンイオンを選
択的に注入することによりゲート電極層１８Ａの一方側
及び他方側にそれぞれＮ型ソ−ス領域２６及びＮ型ドレ
イン領域２８ヲ形成するつこの場合、リンイオンの注入
は、先のボロンイオンの注入に比べて低濃度で且つ浅く
行なうようにすると、Ｐ＋型領域ρ及び別がＮ型化する
のを防止することができる。なお、第３図のリンイオン
注入工程は、第２図のｌロンイオン注入工程の前に実施
してもよい。
（４）次に、ＣＶＤ法により基板上全面にシリコンオキ
サイドからなるマスク材層３０ヲ堆積する。そして、例
えば反応性イオをエッチングによりマスク材層３ｏ乞エ
ツチパンクすることによりゲート電極層１８Ａのソース
側及びドレイン側の側面に対応する部分３０ａ及び３０
ｂとゲートＸ極層１８Ｂのソース側及びドレイン側の側
面に対応する部分３０ｃ及び３０ｄとでマスク材層３０
ヲ残存させる。また、このときのエツチング処理により
ゲート絶縁膜１６Ａ及び１６Ｂの単層部分もエッチ除去
し、Ｎ型領域あ及びあの表面部分とＰ＋型領域ρ及び冴
の表面部分と？それぞれ露呈させる。
サイドからなるマスク材層３０ヲ堆積する。そして、例
えば反応性イオをエッチングによりマスク材層３ｏ乞エ
ツチパンクすることによりゲート電極層１８Ａのソース
側及びドレイン側の側面に対応する部分３０ａ及び３０
ｂとゲートＸ極層１８Ｂのソース側及びドレイン側の側
面に対応する部分３０ｃ及び３０ｄとでマスク材層３０
ヲ残存させる。また、このときのエツチング処理により
ゲート絶縁膜１６Ａ及び１６Ｂの単層部分もエッチ除去
し、Ｎ型領域あ及びあの表面部分とＰ＋型領域ρ及び冴
の表面部分と？それぞれ露呈させる。
（５）次に、真空蒸！ｆｆｉ、スパッタ法等の任意の方
法により基板上全面にＰｔ、 Ｐｄ、 Ｔｉ等の所望の
シリサイド形成金属を堆積して金属層３２ケ形成する。
法により基板上全面にＰｔ、 Ｐｄ、 Ｔｉ等の所望の
シリサイド形成金属を堆積して金属層３２ケ形成する。
（６）次に、熱処理により金属層３２と基板シリコン及
びゲートポリシリコンと７反応させてＮ型ソース領域２
６、Ｎ型ドレイン領域あ及びゲート亀兜層１８Ａの肴々
の表面にシリサイド層３４、あ及び３８ヲそれぞれ形成
すると共に、Ｐ＋型ソース頚域ｎ、Ｐ＋型ドレイ・ン愼
域Ｍ及びゲートを極層１８Ｂの各々の表面にシリサイド
層４０．４２及び４４ンそれぞれ形成する。この結果、
シリサイド層あとゲート電極層１８Ａの直下部分との間
にＮ型領域あの一部が介在配置されることになり、いわ
ゆるＬＤＤ構造が実現される。この後、金属層渣の未反
応部分（絶縁材に接する部分）ン違択的にエッチ除去し
、シリサイド層あ、あ、あ、４０．４２．４４は残存さ
せる。
びゲートポリシリコンと７反応させてＮ型ソース領域２
６、Ｎ型ドレイン領域あ及びゲート亀兜層１８Ａの肴々
の表面にシリサイド層３４、あ及び３８ヲそれぞれ形成
すると共に、Ｐ＋型ソース頚域ｎ、Ｐ＋型ドレイ・ン愼
域Ｍ及びゲートを極層１８Ｂの各々の表面にシリサイド
層４０．４２及び４４ンそれぞれ形成する。この結果、
シリサイド層あとゲート電極層１８Ａの直下部分との間
にＮ型領域あの一部が介在配置されることになり、いわ
ゆるＬＤＤ構造が実現される。この後、金属層渣の未反
応部分（絶縁材に接する部分）ン違択的にエッチ除去し
、シリサイド層あ、あ、あ、４０．４２．４４は残存さ
せる。
（７）次に、ＣＶＤ法によし基板上全面にＰＳＧ（リン
ケイ酸ガラス）等の絶縁膜４５ヲ堆積した後、この絶縁
膜４５にはシリサイド層３４、あ、４０及び４２のため
のコンタクト孔を設ける。そして、 ＡＪ等の電極金属
χ被着して適宜パターニングすることにより電極層４６
．４８、め及び５２を形成するつ上記した一連の工程に
より、Ｐ型ウェル領域１２にはＮチャンネルＭＯ８型ト
ランジスタが形成され、その近傍のＮ型表面部分にはＰ
チャンネルＭＯ８型トランジスタが形成される。
ケイ酸ガラス）等の絶縁膜４５ヲ堆積した後、この絶縁
膜４５にはシリサイド層３４、あ、４０及び４２のため
のコンタクト孔を設ける。そして、 ＡＪ等の電極金属
χ被着して適宜パターニングすることにより電極層４６
．４８、め及び５２を形成するつ上記した一連の工程に
より、Ｐ型ウェル領域１２にはＮチャンネルＭＯ８型ト
ランジスタが形成され、その近傍のＮ型表面部分にはＰ
チャンネルＭＯ８型トランジスタが形成される。
以上のように、この発明によれば、ＬＤＤ構造ケ有する
ＣＭＯ８型ＩＣン少ないマスク工程で製作できるので、
製造歩留妙の向上並びにコスト低減ヶ達成しうる効果が
得られるものであるつ
ＣＭＯ８型ＩＣン少ないマスク工程で製作できるので、
製造歩留妙の向上並びにコスト低減ヶ達成しうる効果が
得られるものであるつ
第１図乃至第７図は、この発明の一笑流例によるＣＭＯ
８型Ｏ８の製造過程ン示す基板断面図である。 １０・・・シリコン基板、１２・・・Ｐ型ウェル領域、
１４・・・フィールド絶縁膜、１６Ａ、１６Ｂ・・・ゲ
ート絶縁膜、加・・・ホトレジスト層、η・・・Ｐ＋型
ノース頚域、あ・・・Ｐ＋型ドレイン領域、届・・・Ｎ
型ソース憤域、あ・・・Ｎ型ドレイン領域、（９）・・
・マスク材層、３４ 、３６ 。
８型Ｏ８の製造過程ン示す基板断面図である。 １０・・・シリコン基板、１２・・・Ｐ型ウェル領域、
１４・・・フィールド絶縁膜、１６Ａ、１６Ｂ・・・ゲ
ート絶縁膜、加・・・ホトレジスト層、η・・・Ｐ＋型
ノース頚域、あ・・・Ｐ＋型ドレイン領域、届・・・Ｎ
型ソース憤域、あ・・・Ｎ型ドレイン領域、（９）・・
・マスク材層、３４ 、３６ 。
Claims (1)
- 【特許請求の範囲】 （ａ）一導電型を有するシリコン基板の表面に該一導電
型とは反対の導電型を有するウェル領域を形成する工程
と、 （ｂ）前記ウェル領域内の第１のアクティブ領域配置部
及び前記ウェル領域外の第２のアクティブ領域配置部に
それぞれ対応した第１及び第２の開口部を有するフィー
ルド絶縁膜を前記シリコン基板の表面に形成する工程と
、 （ｃ）前記第１の開口部内で前記第１のアクティブ領域
配置部上に第１のゲート絶縁膜を介して第１のゲート電
極層を形成すると共に、前記第２の開口部内で前記第２
のアクティブ領域配置部上に第２のゲート絶縁膜を介し
て第２のゲート電極層を形成する工程と、 （ｄ）前記第１の開口部をマスクした状態で前記第２の
ゲート絶縁膜及び前記第２のゲート電極層の積層部と前
記フィールド絶縁膜とをマスクとして前記シリコン基板
の表面に前記反対導電型を決定する第１の不純物を選択
的にドープすることにより前記第２のゲート電極層の一
方側及び他方側にそれぞれソース及びドレイン用の反対
導電型領域を形成する工程と、 （ｅ）前記ソース及びドレイン用の反対導電型領域を形
成する前又は形成した後に前記第１及び第２の開口部を
マスクしない状態で前記第１のゲート絶縁膜及び前記第
１のゲート電極層の積層部と前記第２のゲート絶縁膜及
び前記第２のゲート電極層の積層部と前記フィールド絶
縁膜とをマスクとして前記シリコン基板の表面に前記一
導電型を決定する第２の不純物を前記第１の不純物より
低濃度で且つ浅く選択的にドープすることにより前記第
１のゲート電極層の一方側及び他方側にそれぞれ比較的
低不純物濃度のソース及びドレイン用の一導電型領域を
形成する工程と、 （ｆ）前記第１及び第２の開口部をおおうように前記シ
リコン基板の上面にマスク材層を被着する工程と、 （ｇ）前記第１のゲート電極層のソース側及びドレイン
側の側面と前記第２のゲート電極層のソース側及びドレ
イン側の側面とにそれぞれ対応する部分で前記マスク材
層を残存させ且つ前記各反対導電型領域の表面部分及び
前記各一導電型領域の表面部分をそれぞれ露呈させるよ
うにして前記マスク材層をエッチ処理する工程と、 （ｈ）前記各反対導電型領域の露呈表面部分及び前記各
一導電型領域の露呈表面部分をおおうように前記シリコ
ン基板の上面にシリサイド形成用の金属層を被着する工
程と、 （ｉ）前記金属層と前記各反対導電型領域の表面部分及
び前記各一導電型領域の表面部分とを熱処理により反応
させて各々の表面部分にシリサイド層を形成する工程と
、 （ｊ）前記金属層の未反応部分をエッチ除去する工程と を含む集積回路装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002745A JPS62160754A (ja) | 1986-01-09 | 1986-01-09 | 集積回路装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61002745A JPS62160754A (ja) | 1986-01-09 | 1986-01-09 | 集積回路装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160754A true JPS62160754A (ja) | 1987-07-16 |
Family
ID=11537884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61002745A Pending JPS62160754A (ja) | 1986-01-09 | 1986-01-09 | 集積回路装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160754A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534449A (en) * | 1995-07-17 | 1996-07-09 | Micron Technology, Inc. | Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry |
| WO1997008755A1 (en) * | 1995-08-25 | 1997-03-06 | Siemens Aktiengesellschaft | Off-state gate-oxide field reduction in cmos |
| US6004854A (en) * | 1995-07-17 | 1999-12-21 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
-
1986
- 1986-01-09 JP JP61002745A patent/JPS62160754A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5683927A (en) * | 1995-07-17 | 1997-11-04 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| US5747855A (en) * | 1995-07-17 | 1998-05-05 | Micron Technology, Inc. | CMOS integrated circuitry with Halo and LDD regions |
| US5776806A (en) * | 1995-07-17 | 1998-07-07 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry having halo regions |
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| US6074924A (en) * | 1995-07-17 | 2000-06-13 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| US6124616A (en) * | 1995-07-17 | 2000-09-26 | Micron Technology, Inc. | Integrated circuitry comprising halo regions and LDD regions |
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