JPS6215960B2 - - Google Patents
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- JPS6215960B2 JPS6215960B2 JP57128644A JP12864482A JPS6215960B2 JP S6215960 B2 JPS6215960 B2 JP S6215960B2 JP 57128644 A JP57128644 A JP 57128644A JP 12864482 A JP12864482 A JP 12864482A JP S6215960 B2 JPS6215960 B2 JP S6215960B2
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- charge
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Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H15/00—Transversal filters
- H03H15/02—Transversal filters using analogue shift registers
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はコムフイルタ、遅延線、分割電極型
トランスバーサルフイルタ等に用いられる電荷結
合装置（以下CCDとする）の出力回路に関す
る。
トランスバーサルフイルタ等に用いられる電荷結
合装置（以下CCDとする）の出力回路に関す
る。
CCDから出力信号を取り出す方法としては、
従来フローテイングゲートを用いた電荷検出法が
一般的に用いられていた。第１図は、この様な従
来のCCD出力回路の一例を示すものであり、電
荷検出に演算増幅器を用いたダブルスプリツト電
極のトランスバーサルフイルタを示している。
従来フローテイングゲートを用いた電荷検出法が
一般的に用いられていた。第１図は、この様な従
来のCCD出力回路の一例を示すものであり、電
荷検出に演算増幅器を用いたダブルスプリツト電
極のトランスバーサルフイルタを示している。
この様に、出力回路に演算増幅器OP1，OP2、
OP3、積分容器Ｃ（＋）、Ｃ（−）、スイツチ
SW1，SW2を用いて出力信号を検出する場合の動
作について説明する。
OP3、積分容器Ｃ（＋）、Ｃ（−）、スイツチ
SW1，SW2を用いて出力信号を検出する場合の動
作について説明する。
スイツチSW1，SW2が共にオン状態にある場合
には、演算増幅器OP1，OP2の入出力が短絡さ
れ、各々の演算増幅器OP1，OP2はボルテージフ
オロアとして働く。
には、演算増幅器OP1，OP2の入出力が短絡さ
れ、各々の演算増幅器OP1，OP2はボルテージフ
オロアとして働く。
従つて、演算増幅器OP1，OP2の入力電圧ＶI
（＋）とＶI（−）並びに出力電圧V0（＋）とV0
（−）とは、 ＶI（＋）＝V0（＋）＝ＶT ＶI（−）＝V0（−）＝ＶT となり、フローテイングゲートの電圧がＶTに
リセツトされる。
（＋）とＶI（−）並びに出力電圧V0（＋）とV0
（−）とは、 ＶI（＋）＝V0（＋）＝ＶT ＶI（−）＝V0（−）＝ＶT となり、フローテイングゲートの電圧がＶTに
リセツトされる。
またスイツチSW1，SW2が共にオフ状態の場合
にはフローテイングゲートＦの蓄積領域に電荷が
転送され、この電荷量をＱとすれば、 V0（＋）＝ＶT−Ｑ／Ｃ（＋） となる。V0（−）も同様に、 V0（−）＝ＶT−Ｑ／Ｃ（−） となる。尚、第１図に示したS+及びS-はそれ
ぞれポジテイブ・センスライン及びネガテイブ・
センスラインである。
にはフローテイングゲートＦの蓄積領域に電荷が
転送され、この電荷量をＱとすれば、 V0（＋）＝ＶT−Ｑ／Ｃ（＋） となる。V0（−）も同様に、 V0（−）＝ＶT−Ｑ／Ｃ（−） となる。尚、第１図に示したS+及びS-はそれ
ぞれポジテイブ・センスライン及びネガテイブ・
センスラインである。
この様にして、ポジテイブ・センスラインS+
及びネガテイブ・センスラインS-から演算増幅
器OP1，OP2を介して電圧として検出されたそれ
ぞれの出力電圧は演算増幅器OP3により減算され
て出力電圧ＶOUTとなる。
及びネガテイブ・センスラインS-から演算増幅
器OP1，OP2を介して電圧として検出されたそれ
ぞれの出力電圧は演算増幅器OP3により減算され
て出力電圧ＶOUTとなる。
しかし、この様な演算増幅器を用いた従来の出
力回路では、出力回路の出力直流電圧はCCDの
フロテイングゲートのリセツト電圧と等しくな
り、その電圧を変化させることができないという
欠点があつた。しかも、演算増幅器の有する周波
数帯域は100KHzが限界であり、第１図に示す様
な回路を用いた場合には、取扱える信号帯域は数
10KHz以下になつてしまう。
力回路では、出力回路の出力直流電圧はCCDの
フロテイングゲートのリセツト電圧と等しくな
り、その電圧を変化させることができないという
欠点があつた。しかも、演算増幅器の有する周波
数帯域は100KHzが限界であり、第１図に示す様
な回路を用いた場合には、取扱える信号帯域は数
10KHz以下になつてしまう。
コムフイルタの様なビデオ信号処理用のCCD
フイルタを設計する場合について考えてみると、
ビデオ信号帯域は０〜4.2MHzであるから、従来
の演算増幅器を使用したフローテイング・ゲート
電荷検出方法による出力回路を用いることはでき
ない。
フイルタを設計する場合について考えてみると、
ビデオ信号帯域は０〜4.2MHzであるから、従来
の演算増幅器を使用したフローテイング・ゲート
電荷検出方法による出力回路を用いることはでき
ない。
この発明は、以上の従来技術の欠点を除去しよ
うとして成されたものであり、ビデオ信号の様な
高周波帯域までも取扱うことができ、しかも出力
回路の出力直流電圧をCCDフローテイングゲー
トのリセツト電圧と独立に変化させることのでき
るCCDの出力回路を提供することを目的とす
る。
うとして成されたものであり、ビデオ信号の様な
高周波帯域までも取扱うことができ、しかも出力
回路の出力直流電圧をCCDフローテイングゲー
トのリセツト電圧と独立に変化させることのでき
るCCDの出力回路を提供することを目的とす
る。
この目的を達成するため、この発明によればフ
ローテイングゲート電極下に蓄積された電荷量か
ら出力信号を検出する電荷結合装置の出力回路に
おいて、前記フローテイングゲート電極と第１の
電位レベルＶGG点とを第１及び第２の容量を介し
て直列接続し、前記フローテイングゲート電極と
前記第１の容量との接続点（第１接続点）と第２
の電位レベルＶf点とをリセツトクロシクパルス
φRによつて駆動する第１の制御スイツチを介し
て接続し、前記第１の容量と第２の容量との接続
点（第２接続点）と第３の電位レベルV0点とを
前記リセツトクロスパルスφRによつて駆動する
第２の制御スイツチを介して接続し、前記第２の
接続点から前記出力信号を検出するようにする。
ローテイングゲート電極下に蓄積された電荷量か
ら出力信号を検出する電荷結合装置の出力回路に
おいて、前記フローテイングゲート電極と第１の
電位レベルＶGG点とを第１及び第２の容量を介し
て直列接続し、前記フローテイングゲート電極と
前記第１の容量との接続点（第１接続点）と第２
の電位レベルＶf点とをリセツトクロシクパルス
φRによつて駆動する第１の制御スイツチを介し
て接続し、前記第１の容量と第２の容量との接続
点（第２接続点）と第３の電位レベルV0点とを
前記リセツトクロスパルスφRによつて駆動する
第２の制御スイツチを介して接続し、前記第２の
接続点から前記出力信号を検出するようにする。
なお、ここでは説明を簡単にするため、第１及
び第２の制御スイツチのリセツトクロツクパルス
を等しいものとしているが、これには限定され
ず、フローテイングゲート電極下の電荷を次段に
転送するモードの間に第１及び第２の制御スイツ
チがオンするようなパルスでありさえすれば何ら
差しつかえない。
び第２の制御スイツチのリセツトクロツクパルス
を等しいものとしているが、これには限定され
ず、フローテイングゲート電極下の電荷を次段に
転送するモードの間に第１及び第２の制御スイツ
チがオンするようなパルスでありさえすれば何ら
差しつかえない。
以下、添付図面に従つてこの発明の実施例を説
明する。
明する。
第２図はこの発明の実施例に係る構成図を示す
ものである。この実施例によれば、Ｐ型シリコン
基板１の表面近傍に形成したN-層２と、部分的
にＰ層３とから成るＮチヤンネルCCDが形成さ
れている。ゲートは、第１のポリシリコンゲート
４及び第２のポリシリコンゲート５から成る２層
シリコン構造となつている。この場合、第２のポ
リシリコンゲート５Ｆの空乏層は第１のポリシリ
コーンゲート４Ｆの空乏層より浅く形成される。
Q1〜Q4はＮチヤンネルMOSトランジスタ、C0，
Ｃcはそれぞれ容量、R1，R2はそれぞれ抵抗、６
はサンプルホールド回路、φ１，φ２，φRはそ
れぞれクロツク信号である。
ものである。この実施例によれば、Ｐ型シリコン
基板１の表面近傍に形成したN-層２と、部分的
にＰ層３とから成るＮチヤンネルCCDが形成さ
れている。ゲートは、第１のポリシリコンゲート
４及び第２のポリシリコンゲート５から成る２層
シリコン構造となつている。この場合、第２のポ
リシリコンゲート５Ｆの空乏層は第１のポリシリ
コーンゲート４Ｆの空乏層より浅く形成される。
Q1〜Q4はＮチヤンネルMOSトランジスタ、C0，
Ｃcはそれぞれ容量、R1，R2はそれぞれ抵抗、６
はサンプルホールド回路、φ１，φ２，φRはそ
れぞれクロツク信号である。
第２図中で点線で囲んで示した部分が、この発
明に係る出力回路である。出力回路の出力電圧Ｖ
FOは、MOSトランジスタQ3，Q4、サンプルホー
ルド回路６、及び抵抗R1，R2によるバツフア回
路を介して、出力信号として取出される。
明に係る出力回路である。出力回路の出力電圧Ｖ
FOは、MOSトランジスタQ3，Q4、サンプルホー
ルド回路６、及び抵抗R1，R2によるバツフア回
路を介して、出力信号として取出される。
次に、第２図乃至第４図を参照しつつ以上の実
施例の動作について説明する。第３図は、第２図
に示したCCDの電位井戸の分布図、第４図はク
ロツク信号φ１，φ２，φRのタイミング図であ
る。
施例の動作について説明する。第３図は、第２図
に示したCCDの電位井戸の分布図、第４図はク
ロツク信号φ１，φ２，φRのタイミング図であ
る。
第４図において、時刻ｔ＝t1においてはトラン
ジスタQ1，Q2がオン状態にあるため、出力回路
の出力電圧ＶFO及びＶFGはそれぞれＶFO＝V0，
ＶFG＝ＶTとなる。このとき、フローテイングゲ
ート７のＦの電荷ＱN-1は次段に転送されフロー
テイングゲート７Ｆには電荷が存在しなくなる。
尚、ここでＶTはリセツト電圧と呼ばれ電荷転送
にとつて重要な電圧である。この電圧値は、前段
からの電荷転送（ｔ＝t2）及び次段への転送（ｔ
＝t1）をスムーズに行うために、最適な値に設定
される。V0は出力直流電圧と呼ばれ、リセツト
電圧ＶTと全く無関係に決められる。
ジスタQ1，Q2がオン状態にあるため、出力回路
の出力電圧ＶFO及びＶFGはそれぞれＶFO＝V0，
ＶFG＝ＶTとなる。このとき、フローテイングゲ
ート７のＦの電荷ＱN-1は次段に転送されフロー
テイングゲート７Ｆには電荷が存在しなくなる。
尚、ここでＶTはリセツト電圧と呼ばれ電荷転送
にとつて重要な電圧である。この電圧値は、前段
からの電荷転送（ｔ＝t2）及び次段への転送（ｔ
＝t1）をスムーズに行うために、最適な値に設定
される。V0は出力直流電圧と呼ばれ、リセツト
電圧ＶTと全く無関係に決められる。
時刻ｔ＝t2になると、トランジスタQ1，Q2が
オフ状態となり、またフローテイングゲート７Ｆ
に電荷Qnが転送されてくる。この電荷Qnはゲー
トと基板間の酸化膜容量ＣOX及び容量ＣCを介し
て容量C0の一端に誘起される。従つて、出力電
圧ＶFOはQn／C0だけ変化する。この結果、 ＶFO＝V0＋Qn／C0 となる。尚、この実施例の場合はＮチヤネル
CCDであるから、Qn＜０である。また、転送さ
れてくる電荷の出力電圧に対する変換利得は１／Ｃ０ であり、容量C0のみで決定される。
オフ状態となり、またフローテイングゲート７Ｆ
に電荷Qnが転送されてくる。この電荷Qnはゲー
トと基板間の酸化膜容量ＣOX及び容量ＣCを介し
て容量C0の一端に誘起される。従つて、出力電
圧ＶFOはQn／C0だけ変化する。この結果、 ＶFO＝V0＋Qn／C0 となる。尚、この実施例の場合はＮチヤネル
CCDであるから、Qn＜０である。また、転送さ
れてくる電荷の出力電圧に対する変換利得は１／Ｃ０ であり、容量C0のみで決定される。
第５図ａ，ｂは、それぞれ時刻ｔ＝t1，ｔ＝t2
における出力電圧ＶFDの変化の状態を等価的に示
した説明図である。この様に出力回路の出力直流
電圧V0とリセツト電圧ＶTとを全く独立に決める
ことができ、しかも電荷・電圧変換利得（１／Ｃ０） を独立に定めることができる。
における出力電圧ＶFDの変化の状態を等価的に示
した説明図である。この様に出力回路の出力直流
電圧V0とリセツト電圧ＶTとを全く独立に決める
ことができ、しかも電荷・電圧変換利得（１／Ｃ０） を独立に定めることができる。
第６図は、この発明の第２の実施例を示すもの
である。これは、第２図に示した実施例におい
て、電源ＶGGを出力直流電圧V0と等しくした場
合である。電源ＶGGは、特別定まつた電圧を与え
る必要はなく、低インピーダンスで駆動すればよ
いため、出力直流電圧V0と共通に接続して用い
ることができる。
である。これは、第２図に示した実施例におい
て、電源ＶGGを出力直流電圧V0と等しくした場
合である。電源ＶGGは、特別定まつた電圧を与え
る必要はなく、低インピーダンスで駆動すればよ
いため、出力直流電圧V0と共通に接続して用い
ることができる。
第７図は、この発明の第３の実施例を示すもの
であり、単相駆動型CCDにこの発明を適用した
場合を示している。すなわち、第６図で示す実施
例中のクロツク信号φ１をリセツト電圧ＶTで、
クロツク電圧φ２をクロツク電圧φTで置換した
ものである。この場合の、クロツク信号φ１，φ
Rのタイミングを示すのが第８図である。
であり、単相駆動型CCDにこの発明を適用した
場合を示している。すなわち、第６図で示す実施
例中のクロツク信号φ１をリセツト電圧ＶTで、
クロツク電圧φ２をクロツク電圧φTで置換した
ものである。この場合の、クロツク信号φ１，φ
Rのタイミングを示すのが第８図である。
第９図は、この発明の第４の実施例を示すもの
であり、第７図の実施例におけるフローテイング
ゲートのうち転送用フローテイングゲートのみ
を、リセツト電圧ＶTに直接接続するよう構成し
ている。動作についても第７図の場合と略同じで
ある。
であり、第７図の実施例におけるフローテイング
ゲートのうち転送用フローテイングゲートのみ
を、リセツト電圧ＶTに直接接続するよう構成し
ている。動作についても第７図の場合と略同じで
ある。
この発明は、以上の様に、フローテイングゲー
トの電位検出に際して、演算増幅器を使用するこ
となく容量を介して検出する様に構成することに
より、出力回路の取扱い信号帯域を高周波領域ま
で拡大することができる。
トの電位検出に際して、演算増幅器を使用するこ
となく容量を介して検出する様に構成することに
より、出力回路の取扱い信号帯域を高周波領域ま
で拡大することができる。
また、この発明によれば、出力回路の出力直流
電圧をCCDフロテイングゲートのリセツト電圧
と全く独立に設定することができるため、出力回
路の出力信号処理が極めて容易となる。
電圧をCCDフロテイングゲートのリセツト電圧
と全く独立に設定することができるため、出力回
路の出力信号処理が極めて容易となる。
更に、この発明によれば、電荷・電圧変換利得
が、出力直流電圧に依存せず容量のみによつて定
まるため、変動が少いという利点を有する。
が、出力直流電圧に依存せず容量のみによつて定
まるため、変動が少いという利点を有する。
第１図は従来のCCD出力回路を示した系統
図、第２図はこの発明の実施例の構成図、第３図
は第２図の実施例における電位井戸分布図、第４
図は第２図の実施例に適用するクロツク信号のタ
イムチヤート、第５図は第２図の実施例における
出力電圧の変化を説明するための等価回路図、第
６図及び第７図はそれぞれこの発明の第２及び第
３の実施例の構成図、第８図は第７図の実施例に
適用するタイムチヤート、第９図はこの発明の第
４の実施例に構成図である。 ７……フローテイングゲート（蓄積用）、ＣC…
…容量（第１の容量）、C0……容量（第２の容
量）、ＶGG……電源（第１の電位レベル、V0……
出力直流電圧（第３の電位レベル）、ＶT……リセ
ツト電圧（第２の電位レベル）、Q1……トランジ
スタ（第２の制御スイツチ）、Q2……トランジス
タ（第１の制御スイツチ）、φR……リセツトクロ
シクパルス、φ１，φ２……クロツク信号。
図、第２図はこの発明の実施例の構成図、第３図
は第２図の実施例における電位井戸分布図、第４
図は第２図の実施例に適用するクロツク信号のタ
イムチヤート、第５図は第２図の実施例における
出力電圧の変化を説明するための等価回路図、第
６図及び第７図はそれぞれこの発明の第２及び第
３の実施例の構成図、第８図は第７図の実施例に
適用するタイムチヤート、第９図はこの発明の第
４の実施例に構成図である。 ７……フローテイングゲート（蓄積用）、ＣC…
…容量（第１の容量）、C0……容量（第２の容
量）、ＶGG……電源（第１の電位レベル、V0……
出力直流電圧（第３の電位レベル）、ＶT……リセ
ツト電圧（第２の電位レベル）、Q1……トランジ
スタ（第２の制御スイツチ）、Q2……トランジス
タ（第１の制御スイツチ）、φR……リセツトクロ
シクパルス、φ１，φ２……クロツク信号。
Claims (1)
- 【特許請求の範囲】 １ フローテイングゲート電極下に蓄積された電
荷量から出力信号を検出する電荷結合装置の出力
回路において、前記フローテイングゲート電極と
第１の電位レベルＶGG点とを第１及び第２の容量
を介して直列接続し、前記フローテイングゲート
電極と前記第１の容量との接続点（第１接続点）
と第２の電位レベルＶf点とを第２のリセツトク
ロツクパルスφR1によつて駆動する第１の制御ス
イツチを介して接続し、前記第１の容量と第２の
容量との接続点（第２接続点）と第３の電位レベ
ルV0点とを第２のリセツトクロツクパルスφR2に
よつて駆動する第２の制御スイツチを介して接続
し、前記第２接続点から前記出力信号を検出する
ようにして成る電荷結合装置の出力回路。 ２ 特許請求の範囲第１項記載の出力回路におい
て、前記第１の電位レベルＶGG点と前記第３の電
位レベルV0点とを等しくして成る電荷結合装置
の出力回路。 ３ 特許請求の範囲第１項及び第２項記載の出力
回路において、第１のリセツトクロツクパルスと
第２のリセツトクロツクパルスとを等しくして成
る電荷結合装置の出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128644A JPS5919297A (ja) | 1982-07-23 | 1982-07-23 | 電荷結合装置の出力回路 |
| EP83107162A EP0099583B1 (en) | 1982-07-23 | 1983-07-21 | Charge-coupled device output circuit |
| DE8383107162T DE3378095D1 (en) | 1982-07-23 | 1983-07-21 | Charge-coupled device output circuit |
| US06/516,457 US4528684A (en) | 1982-07-23 | 1983-07-22 | Charge-coupled device output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128644A JPS5919297A (ja) | 1982-07-23 | 1982-07-23 | 電荷結合装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919297A JPS5919297A (ja) | 1984-01-31 |
| JPS6215960B2 true JPS6215960B2 (ja) | 1987-04-09 |
Family
ID=14989910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128644A Granted JPS5919297A (ja) | 1982-07-23 | 1982-07-23 | 電荷結合装置の出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4528684A (ja) |
| EP (1) | EP0099583B1 (ja) |
| JP (1) | JPS5919297A (ja) |
| DE (1) | DE3378095D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029189A (en) * | 1983-12-09 | 1991-07-02 | Sony Corporation | Input structure for charge coupled devices with controllable input bias |
| JPH0669049B2 (ja) * | 1984-08-20 | 1994-08-31 | 株式会社東芝 | Ｃｃｄ出力信号処理回路 |
| US5177772A (en) * | 1984-12-06 | 1993-01-05 | Sony Corporation | Charge coupled device with enhanced input structure |
| JPH0772999B2 (ja) * | 1986-03-13 | 1995-08-02 | ソニー株式会社 | 半導体装置 |
| JPS62230053A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電荷転送装置 |
| US4680489A (en) * | 1986-09-25 | 1987-07-14 | Rockwell International Corporation | Controllable piecewise linear gain circuit |
| JP2603252B2 (ja) * | 1987-04-30 | 1997-04-23 | キヤノン株式会社 | 撮像装置 |
| JP2672507B2 (ja) * | 1987-05-21 | 1997-11-05 | 株式会社東芝 | 電荷転送素子 |
| NL8701528A (nl) * | 1987-06-30 | 1989-01-16 | Philips Nv | Halfgeleiderinrichting voozien van een ladingsoverdrachtinrichting. |
| JPH084137B2 (ja) * | 1988-01-12 | 1996-01-17 | 日本電気株式会社 | 電荷転送装置の出力回路 |
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