JPS60124097A - 電荷結合装置 - Google Patents
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- JPS60124097A JPS60124097A JP58232586A JP23258683A JPS60124097A JP S60124097 A JPS60124097 A JP S60124097A JP 58232586 A JP58232586 A JP 58232586A JP 23258683 A JP23258683 A JP 23258683A JP S60124097 A JPS60124097 A JP S60124097A
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- 230000008878 coupling Effects 0.000 title description 2
- 238000010168 coupling process Methods 0.000 title description 2
- 238000005859 coupling reaction Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000000694 effects Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 29
- 238000009792 diffusion process Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、信号電荷が転送されるＣＣＤ遅延線等のレジ
スタを有し、このレジスタの入力直流バイアス電圧レベ
ルを自動調節し得るようにした電荷結合装置に関する。
スタを有し、このレジスタの入力直流バイアス電圧レベ
ルを自動調節し得るようにした電荷結合装置に関する。
背景技術とその問題点
近年、テレビジョン受像機等において、ビデオ信号等の
アナログ信号の遅延処理のために、ＣＣＤ遅延線が多く
用いられている。このＣＣＤ遅延線においては、入力部
に所定の直流バイアス電圧を与えた状態で信号を入力す
るのが通常である。
アナログ信号の遅延処理のために、ＣＣＤ遅延線が多く
用いられている。このＣＣＤ遅延線においては、入力部
に所定の直流バイアス電圧を与えた状態で信号を入力す
るのが通常である。
上述の直流バイアス電圧は、従来、遅延線の外部に設け
られているボリウム等により所定値に調節していた。し
かしながら、このような方法では、遅延線の入力部の温
度特性によって、温度が変化するとバイアス電圧レベル
が変化してしまったり、また所定のバイアス電圧レベル
に調節するために手間がかかる等の問題があった。
られているボリウム等により所定値に調節していた。し
かしながら、このような方法では、遅延線の入力部の温
度特性によって、温度が変化するとバイアス電圧レベル
が変化してしまったり、また所定のバイアス電圧レベル
に調節するために手間がかかる等の問題があった。
発明の目的
本発明は、上述の問題にかんがみ、直流バイアス電圧レ
ベルを所定値に自動調節することができると共に、温度
変化による直流バイアス電圧レベルの変化を防止するこ
とができる電荷結合装置を提供することを目的とする。
ベルを所定値に自動調節することができると共に、温度
変化による直流バイアス電圧レベルの変化を防止するこ
とができる電荷結合装置を提供することを目的とする。
発明の概要
本発明に係る電荷結合装置は、半導体基板と、この半導
体基板中に形成されかつ信号電荷が転送される第１のレ
ジスタと、上記半導体基板中に上記第１のレジスタに対
して並列的に配置されかつこの第１のレジスタと実質的
に同一の入力構造を有する第２のレジスタと、上記半導
体基板中に上記第１及び第２のレジスタに対してそれぞ
れ並列的に形成されかつこの第２のレジスタと実質的に
同一の出力構造及び上記第２のレジスタの最大取り扱い
電荷量に対する所定比率の最大取り扱い電荷量をそれぞ
れ有する第６のレジスタと、上記第１、第２及び第６の
レジスタ上に絶縁層を介してそれぞれ形成されかつこれ
らの第１、第２及び第６のレジスタ中で電荷の蓄積また
は転送を行うための複数の電極と、上記第２及び第６の
レジスタからそれぞれ出力される電荷量を検出してこれ
らの第２及び第６のレジスタ中をそれぞれ転送される電
荷量を実質的に等しく保つための調節手段とをそれぞれ
具備している。このように構成することによって、第１
のレジスタの入力部に与えられる直流バイアス電圧レベ
ルを所定値に自動調節することができると共に、温度変
化による直流バイアス電圧レベルの変化を防止すること
ができる。
体基板中に形成されかつ信号電荷が転送される第１のレ
ジスタと、上記半導体基板中に上記第１のレジスタに対
して並列的に配置されかつこの第１のレジスタと実質的
に同一の入力構造を有する第２のレジスタと、上記半導
体基板中に上記第１及び第２のレジスタに対してそれぞ
れ並列的に形成されかつこの第２のレジスタと実質的に
同一の出力構造及び上記第２のレジスタの最大取り扱い
電荷量に対する所定比率の最大取り扱い電荷量をそれぞ
れ有する第６のレジスタと、上記第１、第２及び第６の
レジスタ上に絶縁層を介してそれぞれ形成されかつこれ
らの第１、第２及び第６のレジスタ中で電荷の蓄積また
は転送を行うための複数の電極と、上記第２及び第６の
レジスタからそれぞれ出力される電荷量を検出してこれ
らの第２及び第６のレジスタ中をそれぞれ転送される電
荷量を実質的に等しく保つための調節手段とをそれぞれ
具備している。このように構成することによって、第１
のレジスタの入力部に与えられる直流バイアス電圧レベ
ルを所定値に自動調節することができると共に、温度変
化による直流バイアス電圧レベルの変化を防止すること
ができる。
実施例
以下本発明に係る電荷結合装置の一実施例として、二相
形式で動作する二層電極構造のｎチャ＼ネルＢＣＣＤ（
埋め込みチャネルＣ０Ｄ）から成るＣＯＤ遅延線を有す
る電荷結合装置につき図面を参照しながら説明する。
形式で動作する二層電極構造のｎチャ＼ネルＢＣＣＤ（
埋め込みチャネルＣ０Ｄ）から成るＣＯＤ遅延線を有す
る電荷結合装置につき図面を参照しながら説明する。
第１図及び第２図に示すように、本実施例による電荷結
合装置においては、ｐ型シリコン基板（１）中に、信号
電荷が転送されかつ所定幅ａを有する第１のレジスタ（
２） （ＣＯＤ遅延線）と、この第１のレジスタ（２）
と同一の幅ａと長さｌとを有する第２のレジスタ（３）
と、第２のレジスタ（３）と同じく長さｌを有する第６
のレジスタ（４）とがそれぞれ形成されている。なお第
６のレジスタ（４）は、その入力側が長さΔ１に亘って
幅ａ ／ ２を有し、またその出力側が長さ１２に亘っ
て＠畠を有している。また上記第１、第２及び第３のレ
ジスタ（２）（３） ＋４）は、上記ｐｍシリコン基板
（１）の表面に形成されているｎ層から成っている。
合装置においては、ｐ型シリコン基板（１）中に、信号
電荷が転送されかつ所定幅ａを有する第１のレジスタ（
２） （ＣＯＤ遅延線）と、この第１のレジスタ（２）
と同一の幅ａと長さｌとを有する第２のレジスタ（３）
と、第２のレジスタ（３）と同じく長さｌを有する第６
のレジスタ（４）とがそれぞれ形成されている。なお第
６のレジスタ（４）は、その入力側が長さΔ１に亘って
幅ａ ／ ２を有し、またその出力側が長さ１２に亘っ
て＠畠を有している。また上記第１、第２及び第３のレ
ジスタ（２）（３） ＋４）は、上記ｐｍシリコン基板
（１）の表面に形成されているｎ層から成っている。
上記第１のレジスタ（２）の入力側の一端には、ｎ十層
から成るソース領域（５）が形成されている。また上記
第１のレジスタ（２）上には、 ８１０． から成る絶
縁層（６）を介して、それぞれＤＯＰＯ８（不純物をド
ープした多結晶シリコン）から成る第１及び第２の入力
ゲート電極（７） （８）と、第１層の多数の転送電極
（９）及び第２層の多数の転送電極αｅとが形成されて
いる。なお上記第１層及び第２層の転送電極（９） Ｑ
ｌ並びに第１及び第２の入力ゲート電極（カ（８）は、
Ｓ ｔＯ２から成る層間絶縁膜ａυによって互いに電気
的に絶縁されている。また上記第１及び第２の入力ゲー
ト電極ｆ７） （８）は第２のレジスタ（３）上に迄延
びて形成されていて、第２のレジスタ（３）の第１及び
第２の入力ゲート電極を兼用している。さらに上記第１
層及び第２層の転送電極（９）（１０）は第２及び第３
のレジスタ（３） （４）上に迄延びて形成されていて
、これらの第２及び第３のレジスタ（３） （４）の第
１層及び第２層の転送電極を兼用している。
から成るソース領域（５）が形成されている。また上記
第１のレジスタ（２）上には、 ８１０． から成る絶
縁層（６）を介して、それぞれＤＯＰＯ８（不純物をド
ープした多結晶シリコン）から成る第１及び第２の入力
ゲート電極（７） （８）と、第１層の多数の転送電極
（９）及び第２層の多数の転送電極αｅとが形成されて
いる。なお上記第１層及び第２層の転送電極（９） Ｑ
ｌ並びに第１及び第２の入力ゲート電極（カ（８）は、
Ｓ ｔＯ２から成る層間絶縁膜ａυによって互いに電気
的に絶縁されている。また上記第１及び第２の入力ゲー
ト電極ｆ７） （８）は第２のレジスタ（３）上に迄延
びて形成されていて、第２のレジスタ（３）の第１及び
第２の入力ゲート電極を兼用している。さらに上記第１
層及び第２層の転送電極（９）（１０）は第２及び第３
のレジスタ（３） （４）上に迄延びて形成されていて
、これらの第２及び第３のレジスタ（３） （４）の第
１層及び第２層の転送電極を兼用している。
また上記第２のレジスタ（３）の入力側の一端には、第
１のレジスタ（２）のソース領域（５）と同一のソース
領域０ｚが、また他端にはｎ十層から成る浮動拡散領域
（１尋がそれぞれ形成されている。さらに浮動拡散領域
峙から所定間隔離れた部分のｐ型シリコン基板（１）中
にはプレチャージドレイン領域０４）が形成されている
。また上記第２のレジスタ（３）上には、上記第１及び
第２の入力ゲート電極（７） （８）並びに第１層及び
第２層の転送電極（９） （１Ｇに加えて、それぞれＤ
ＯＰＯ８から成る出力ゲート電極（１！９及びプレチャ
ージゲート電極四が形成されている。なおこれらの出力
ゲート電極端及びプレチャージゲート電極（Ｉ（９は第
３のレジスタ（４）上に迄延びて形成されていて、第６
のレジスタ（４）の出力ゲート電極及びプレチャージゲ
ート電極を兼用している。
１のレジスタ（２）のソース領域（５）と同一のソース
領域０ｚが、また他端にはｎ十層から成る浮動拡散領域
（１尋がそれぞれ形成されている。さらに浮動拡散領域
峙から所定間隔離れた部分のｐ型シリコン基板（１）中
にはプレチャージドレイン領域０４）が形成されている
。また上記第２のレジスタ（３）上には、上記第１及び
第２の入力ゲート電極（７） （８）並びに第１層及び
第２層の転送電極（９） （１Ｇに加えて、それぞれＤ
ＯＰＯ８から成る出力ゲート電極（１！９及びプレチャ
ージゲート電極四が形成されている。なおこれらの出力
ゲート電極端及びプレチャージゲート電極（Ｉ（９は第
３のレジスタ（４）上に迄延びて形成されていて、第６
のレジスタ（４）の出力ゲート電極及びプレチャージゲ
ート電極を兼用している。
次に上記第３のレジスタ（４）の入力側の一端には、１
層から成るンース領域同が、また他端には第２のレジス
タ（３）の浮動拡散領域（１３１と同一の浮動拡散領域
ＯＩがそれぞれ形成されている。さらにこの浮動拡散領
域０Ｉから所定間隔離れて、第２のレジスタ（３）のプ
レチャージドレイン領域Ｑ４）と同一のプレチャージド
レイン領域ＯＩが形成されている。また上記第３のレジ
スタ（４）上には、第１層及び第２層の転送電極（９）
α１１出力ゲート電極ａ１及びプレチャージゲート電極
（ＩＩに加えて、上記第１及び第２のレジスタ（２）
（３１の第１及び第２の入力ゲート電極（７）（８）に
対応する位置にＤＯＰＯ８から成る第１層及び第２層の
転送電極■（財）が形成されている。
層から成るンース領域同が、また他端には第２のレジス
タ（３）の浮動拡散領域（１３１と同一の浮動拡散領域
ＯＩがそれぞれ形成されている。さらにこの浮動拡散領
域０Ｉから所定間隔離れて、第２のレジスタ（３）のプ
レチャージドレイン領域Ｑ４）と同一のプレチャージド
レイン領域ＯＩが形成されている。また上記第３のレジ
スタ（４）上には、第１層及び第２層の転送電極（９）
α１１出力ゲート電極ａ１及びプレチャージゲート電極
（ＩＩに加えて、上記第１及び第２のレジスタ（２）
（３１の第１及び第２の入力ゲート電極（７）（８）に
対応する位置にＤＯＰＯ８から成る第１層及び第２層の
転送電極■（財）が形成されている。
なお第２及び第６のレジスタ（３） （４）のプレチャ
ージドレイン領域Ｑ４） （１９は、浮動拡散領域（１
噌０１の電荷を後述のスイッチ（ハ）の開閉動作に関連
して蓄積するためのものであり、プレチャージゲート電
極端によって電荷の蓄積が制御される。
ージドレイン領域Ｑ４） （１９は、浮動拡散領域（１
噌０１の電荷を後述のスイッチ（ハ）の開閉動作に関連
して蓄積するためのものであり、プレチャージゲート電
極端によって電荷の蓄積が制御される。
また上記第２のレジスタ（３）の浮動拡散領域−は、Ｍ
ＯＳ Ｆ’ＥＴ（謁（（へ）から成るソース・ホロワ（
２４）及びＭＯＳ ＦＥＴ（図示せず）から成るスイッ
チ（ハ）を介して、差動増幅器（２０のマイナス端子（
２６ＳＬ）に接続されている。同様に、第６のレジスタ
（４）の浮動拡散領域α樽は、ＭＯＳ ＦＥＴ１２℃（
渦から成るソース・ホロワ（ハ）及びＭＯＳ ＦＥＴ（
図示せず）から成るスイッチ（ト）を介して、上記差動
増幅器Ｉ２！のプラス端子（：２６ｂ）に接続されてい
る。
ＯＳ Ｆ’ＥＴ（謁（（へ）から成るソース・ホロワ（
２４）及びＭＯＳ ＦＥＴ（図示せず）から成るスイッ
チ（ハ）を介して、差動増幅器（２０のマイナス端子（
２６ＳＬ）に接続されている。同様に、第６のレジスタ
（４）の浮動拡散領域α樽は、ＭＯＳ ＦＥＴ１２℃（
渦から成るソース・ホロワ（ハ）及びＭＯＳ ＦＥＴ（
図示せず）から成るスイッチ（ト）を介して、上記差動
増幅器Ｉ２！のプラス端子（：２６ｂ）に接続されてい
る。
上記差動増幅器００の出力端子（２６ｃ）は、第２のレ
ジスタ（３）のソース領域αりに接続されると共に、抵
抗Ｇυを介して第１のレジスタ（２）のソース領域（５
）に接続されている。またこのソース領域（５）には、
コンデンサ０壜を介して信号源０濠が接続されている。
ジスタ（３）のソース領域αりに接続されると共に、抵
抗Ｇυを介して第１のレジスタ（２）のソース領域（５
）に接続されている。またこのソース領域（５）には、
コンデンサ０壜を介して信号源０濠が接続されている。
なお抵抗Ｇ１）は、信号源（至）を差動増幅器弼及び第
２のレジスタ（３）から分離するためのものである。
２のレジスタ（３）から分離するためのものである。
なお上記ソーｘ ｅ ホｏ ７Ｃ１！４ｃ＋９、スイ７
２［（３１、差動増幅器（至）、抵抗０１）及びコンデ
ンサ働は、第１、第２及び第６のレジスタ（２） （３
）（４）等と同様にｐ型シリコン基板（１）上に形成さ
れている。
２［（３１、差動増幅器（至）、抵抗０１）及びコンデ
ンサ働は、第１、第２及び第６のレジスタ（２） （３
）（４）等と同様にｐ型シリコン基板（１）上に形成さ
れている。
次に上述のように構成された電荷結合装置の動作につき
説明する。なお以下においては、第３図に示すように、
第１のレジスタ（２）をダイナミックレンジの中央（ｖ
ｏ）に直流バイアスする場合を考える。
説明する。なお以下においては、第３図に示すように、
第１のレジスタ（２）をダイナミックレンジの中央（ｖ
ｏ）に直流バイアスする場合を考える。
第１図及び第２図において、第３のレジスタ（４）のソ
ース領域αηに接続されている電源０１４）の電圧を十
分大きくすることによって、この第６のレジスタ（４）
にその最大取り扱い電荷量に等しい電荷を常時転送させ
ておく。なお電荷の転送は、第１層の転送電極（９）
（２Ｇと第２層の転送電極（ＩＨＩ）とから成る対に所
定の二相の電圧（クロックパルス電圧）φ１、φ２を印
加することによって行われる。また電荷の転送方向は、
互いに対をなす上記第１層の転送電極（９）（７）と上
記第２層の転送電極Ｑｌ（２υとの間に所定の電位差（
電池（ハ）で示す）を設けることによってレジスタに非
対称なポテンシャル井戸を形成することにより決定され
ている。
ース領域αηに接続されている電源０１４）の電圧を十
分大きくすることによって、この第６のレジスタ（４）
にその最大取り扱い電荷量に等しい電荷を常時転送させ
ておく。なお電荷の転送は、第１層の転送電極（９）
（２Ｇと第２層の転送電極（ＩＨＩ）とから成る対に所
定の二相の電圧（クロックパルス電圧）φ１、φ２を印
加することによって行われる。また電荷の転送方向は、
互いに対をなす上記第１層の転送電極（９）（７）と上
記第２層の転送電極Ｑｌ（２υとの間に所定の電位差（
電池（ハ）で示す）を設けることによってレジスタに非
対称なポテンシャル井戸を形成することにより決定され
ている。
次に上述のようにして第６のレジスタ（４）中を転送さ
れて浮動拡散領域＋ｔＳに到達した電荷は、ソースｅホ
ロワ（２１によって電圧に変換された後、スイッチ（至
）によりサンプル争ホールドが行われる。このようにし
て、差動増幅器（イ）のプラス端子（２６ｂ）に、第６
のレジスタ（４）の最大取り扱い電荷量に応じた大きさ
の電圧が供給される。ところで、電荷結合装置の動作開
始時においては、第２のレジスタ（３）には電荷が存在
しないため、差動増幅器（イ）のマイナス端子（２６ａ
）への供給電圧は０となる。そして、差動増幅器（イ）
の出力端子（２Ｓｃ）から、プラス端子（２６ｂ）及び
マイナス端子（２Ｓａ）にそれぞれ供給される電圧の差
に応じた大きさの帰還電圧が第２のレジスタ（３）のソ
ース領域ａつに供給されるので、この帰還電圧によって
上記ソース領域０４のポテンシャル井戸は所定の深さに
なる。この状態で第１及び第２の入力ゲート電極（７）
（８）に所定のサンプリングパルス電圧ｖ１、ｖ２を
印加すれば、ソース領域（１辱から、第１層及び第２層
の転送電極（９） （ＩＩ下の第２のレジスタ（３）中
に電荷が供給される。次いでこの電荷は上記第１層及び
第２層の転送電極（９）（１１によって上記第２のレジ
スタ（３）中を転送され、最終的に浮動拡散領域（１：
１に転送される。なお第１層及び第２層の転送電極（９
） ｆｉＯ並びに出力ゲート電極（１１は第２のレジス
タ（３）と第６のレジスタ（４）とで共通であるため、
第２のレジスタ（３）の浮動拡散領域Ｑ１に上記電荷が
転送されるタイミングと同一のタイミングで、第６のレ
ジスタ（４）の浮動拡散領域α樽にもこの第６のレジス
タ（４）の最大取り扱い電荷量に等しい量の電荷が転送
される。
れて浮動拡散領域＋ｔＳに到達した電荷は、ソースｅホ
ロワ（２１によって電圧に変換された後、スイッチ（至
）によりサンプル争ホールドが行われる。このようにし
て、差動増幅器（イ）のプラス端子（２６ｂ）に、第６
のレジスタ（４）の最大取り扱い電荷量に応じた大きさ
の電圧が供給される。ところで、電荷結合装置の動作開
始時においては、第２のレジスタ（３）には電荷が存在
しないため、差動増幅器（イ）のマイナス端子（２６ａ
）への供給電圧は０となる。そして、差動増幅器（イ）
の出力端子（２Ｓｃ）から、プラス端子（２６ｂ）及び
マイナス端子（２Ｓａ）にそれぞれ供給される電圧の差
に応じた大きさの帰還電圧が第２のレジスタ（３）のソ
ース領域ａつに供給されるので、この帰還電圧によって
上記ソース領域０４のポテンシャル井戸は所定の深さに
なる。この状態で第１及び第２の入力ゲート電極（７）
（８）に所定のサンプリングパルス電圧ｖ１、ｖ２を
印加すれば、ソース領域（１辱から、第１層及び第２層
の転送電極（９） （ＩＩ下の第２のレジスタ（３）中
に電荷が供給される。次いでこの電荷は上記第１層及び
第２層の転送電極（９）（１１によって上記第２のレジ
スタ（３）中を転送され、最終的に浮動拡散領域（１：
１に転送される。なお第１層及び第２層の転送電極（９
） ｆｉＯ並びに出力ゲート電極（１１は第２のレジス
タ（３）と第６のレジスタ（４）とで共通であるため、
第２のレジスタ（３）の浮動拡散領域Ｑ１に上記電荷が
転送されるタイミングと同一のタイミングで、第６のレ
ジスタ（４）の浮動拡散領域α樽にもこの第６のレジス
タ（４）の最大取り扱い電荷量に等しい量の電荷が転送
される。
次に上述の第２のレジスタ（３）の浮動拡散領域（１漕
と第３のレジスタ（４）の浮動拡散領域０８とにそれぞ
れ転送された上記電荷は、ソースｅホ四ワ（２４）＠に
よってそれぞれ電圧に変換された後、同一のタイミング
でサンプル・ホールドが行われる。この結果、差動増幅
器０ｅのマイナス端子（２６ｍ）には第２のレジスタ（
３）中を転送されている電荷量に応じた大きさの電圧が
、またそのプラス端子（２６ｂ） 屹は第６のレジスタ
（４）の最大取り扱い電荷量に応じた大きさの電圧がそ
れぞれ供給される。このようにして、差動増幅器−の出
力端子（２６ｅ）から、上記マイナス端子（２６ａ）及
びプラス端子（２６ｂ）にそれぞれ供給される電圧の差
に応じた大きさの帰還電圧が再び出力され、この出力さ
れた帰還電圧によって第２のレジスタ（３）のソース領
域（１２）のポテンシャル井戸の深さが変えられる。こ
の結果、第２のレジスタ（３）中を転送される電荷量が
再び変化する。
と第３のレジスタ（４）の浮動拡散領域０８とにそれぞ
れ転送された上記電荷は、ソースｅホ四ワ（２４）＠に
よってそれぞれ電圧に変換された後、同一のタイミング
でサンプル・ホールドが行われる。この結果、差動増幅
器０ｅのマイナス端子（２６ｍ）には第２のレジスタ（
３）中を転送されている電荷量に応じた大きさの電圧が
、またそのプラス端子（２６ｂ） 屹は第６のレジスタ
（４）の最大取り扱い電荷量に応じた大きさの電圧がそ
れぞれ供給される。このようにして、差動増幅器−の出
力端子（２６ｅ）から、上記マイナス端子（２６ａ）及
びプラス端子（２６ｂ）にそれぞれ供給される電圧の差
に応じた大きさの帰還電圧が再び出力され、この出力さ
れた帰還電圧によって第２のレジスタ（３）のソース領
域（１２）のポテンシャル井戸の深さが変えられる。こ
の結果、第２のレジスタ（３）中を転送される電荷量が
再び変化する。
このようにして、第２のレジスタ（３）中を転送される
電荷量が第６のレジスタ（４）中を転送される電荷量と
等しくなるように、差動増幅器（イ）の出力端子（２５
ｅ）から帰還電圧が出力され、この帰還電圧が第２のレ
ジスタ（３）のソース領域０２に供給されるようになっ
ている。このため、定常状態においては第２のレジスタ
（３）中を転送される電荷量は常に第３のレジスタ（４
）中を転送されるその最大取り扱い電荷量と等しく保た
れる。
電荷量が第６のレジスタ（４）中を転送される電荷量と
等しくなるように、差動増幅器（イ）の出力端子（２５
ｅ）から帰還電圧が出力され、この帰還電圧が第２のレ
ジスタ（３）のソース領域０２に供給されるようになっ
ている。このため、定常状態においては第２のレジスタ
（３）中を転送される電荷量は常に第３のレジスタ（４
）中を転送されるその最大取り扱い電荷量と等しく保た
れる。
ところで、上記第２のレジスタ（３）の幅は既述のよう
に第６のレジスタ（４）の入力側の部分の幅の２倍であ
るから、第２のレジスタ（３）の最大取り扱い電荷量は
第３のレジスタ（４）の最大取り扱い電荷量の２倍であ
る。このため、第２のレジスタ（３）は、その最大取り
扱い電荷量の１／２のバイアス条件で動作していること
になる。そして、本実施例においては、第１のレジスタ
（２）の幅を第２のレジスタ（３）の幅と等しくシ、第
１のレジスタ（２）のソース領域（５）と第２のレジス
タ（３）のソース領域ａ４を同一に構成しているばかり
でなく、第１及び第２の入力ゲート電極（７） （８）
を共通にすることにより、第１のレジスタ（２）と第２
のレジスタ（３）とを同一の入力構造にしているので、
第１のレジスタ（２）もその最大取り扱い電荷量の１／
２のバイアス条件になっていることになり、第６図に示
すバイアス条件が実現されたことになる。従って、信号
源（至）により、第１のレジスタ（２）のソース領域（
５）にコンデンサ０りを介して正弦波入力信号を加えれ
ば、第４図に示すように、ダイナミックレンジの１／２
の点を中心として動作することがわかる。
に第６のレジスタ（４）の入力側の部分の幅の２倍であ
るから、第２のレジスタ（３）の最大取り扱い電荷量は
第３のレジスタ（４）の最大取り扱い電荷量の２倍であ
る。このため、第２のレジスタ（３）は、その最大取り
扱い電荷量の１／２のバイアス条件で動作していること
になる。そして、本実施例においては、第１のレジスタ
（２）の幅を第２のレジスタ（３）の幅と等しくシ、第
１のレジスタ（２）のソース領域（５）と第２のレジス
タ（３）のソース領域ａ４を同一に構成しているばかり
でなく、第１及び第２の入力ゲート電極（７） （８）
を共通にすることにより、第１のレジスタ（２）と第２
のレジスタ（３）とを同一の入力構造にしているので、
第１のレジスタ（２）もその最大取り扱い電荷量の１／
２のバイアス条件になっていることになり、第６図に示
すバイアス条件が実現されたことになる。従って、信号
源（至）により、第１のレジスタ（２）のソース領域（
５）にコンデンサ０りを介して正弦波入力信号を加えれ
ば、第４図に示すように、ダイナミックレンジの１／２
の点を中心として動作することがわかる。
上述の実施例によれば、差動増幅器（ハ）の作用によっ
て、第１のレジスタ（２）の直流バイアス電圧レベルを
自動的にダイナミツ久レンジの中央に設定することがで
きる。このため、バイアス電圧レベルを調節するために
従来のようにボリウムを用いる必要が全くないばかりで
なく、バイアス電圧レベルを調節すること自体が不要と
なる。また第１のレジスタ（２）と第２のレジスタ（３
）の入力構造を同一にすると共に、第２のレジスタ（３
）と第６のレジスタ（４）の出力重構造を同一にしてい
るので、温度が変化した場合、第１のレジスタ（２）の
入力部及び第２のレジスタ（３）の入力部は共に同一の
影響を受け、また第２のレジスタ（３）の出力部及び第
３のレジスタ（４）の出力部も共に同一の影響を受ける
。このため、温度変化による第１のレジスタ（２）の直
流バイアス電圧レベルの変化を防止することができる。
て、第１のレジスタ（２）の直流バイアス電圧レベルを
自動的にダイナミツ久レンジの中央に設定することがで
きる。このため、バイアス電圧レベルを調節するために
従来のようにボリウムを用いる必要が全くないばかりで
なく、バイアス電圧レベルを調節すること自体が不要と
なる。また第１のレジスタ（２）と第２のレジスタ（３
）の入力構造を同一にすると共に、第２のレジスタ（３
）と第６のレジスタ（４）の出力重構造を同一にしてい
るので、温度が変化した場合、第１のレジスタ（２）の
入力部及び第２のレジスタ（３）の入力部は共に同一の
影響を受け、また第２のレジスタ（３）の出力部及び第
３のレジスタ（４）の出力部も共に同一の影響を受ける
。このため、温度変化による第１のレジスタ（２）の直
流バイアス電圧レベルの変化を防止することができる。
また上述の実施例によれば、第２のレジスタ（３）の幅
を第３のレジスタ（４）の入力側の部分の幅の２倍にす
ることによって、バイアス点をダイナミックレンジの中
央に設定している。そしてレジスタの幅は、半導体装置
の製造工程の露光工程において用いられるフォトマスク
パターンによって決めることができるので、バイアス電
圧レベルを所定値に高精度かつ再現性良く設定すること
ができる。
を第３のレジスタ（４）の入力側の部分の幅の２倍にす
ることによって、バイアス点をダイナミックレンジの中
央に設定している。そしてレジスタの幅は、半導体装置
の製造工程の露光工程において用いられるフォトマスク
パターンによって決めることができるので、バイアス電
圧レベルを所定値に高精度かつ再現性良く設定すること
ができる。
さらに上述の実施例においては、第１、第２及び第６の
レジスタ（２） （３） （４）を互いに並列的に配置
しているので、第１層及び第２層の転送電極（９） Ｑ
ｌを第１、第２及び第３のレジスタ（２） （３） （
４）で共通に、また第１及び第２の入力ゲート電極（力
（８）を第１及び第２のレジスタ（２） （３）で共通
に、さらに出力ゲート電極０四及びプレチャージゲート
電極（１６）を第２及び第６のレジスタ（３１（４）で
共通にすることができる。
レジスタ（２） （３） （４）を互いに並列的に配置
しているので、第１層及び第２層の転送電極（９） Ｑ
ｌを第１、第２及び第３のレジスタ（２） （３） （
４）で共通に、また第１及び第２の入力ゲート電極（力
（８）を第１及び第２のレジスタ（２） （３）で共通
に、さらに出力ゲート電極０四及びプレチャージゲート
電極（１６）を第２及び第６のレジスタ（３１（４）で
共通にすることができる。
なお上述の実施例においては、第６のレジスタ（４）の
入力側の部分の幅をａ ／ ２としたが、これに限定さ
れるものでは勿論なく、設定すべきバイアス電圧レベル
に応じて、第２のレジスタ（３）の幅に対する所定比率
の幅にすることができる。即ち、一般的に言えば、第６
のレジスタ（４）は第２のレジスタ（３）の最大取り扱
い電荷量に対する所定比率の最大取り扱い電荷量を有す
るようにその幅を決めればよい。なお他の例を具体的に
挙げると、例えば第６のレジスタ（４）の入力側の部分
の幅を（３ａ） ／ ４にすると、第５図に示すように
、ダイナミックレンジの３／４の点にバイアスされる。
入力側の部分の幅をａ ／ ２としたが、これに限定さ
れるものでは勿論なく、設定すべきバイアス電圧レベル
に応じて、第２のレジスタ（３）の幅に対する所定比率
の幅にすることができる。即ち、一般的に言えば、第６
のレジスタ（４）は第２のレジスタ（３）の最大取り扱
い電荷量に対する所定比率の最大取り扱い電荷量を有す
るようにその幅を決めればよい。なお他の例を具体的に
挙げると、例えば第６のレジスタ（４）の入力側の部分
の幅を（３ａ） ／ ４にすると、第５図に示すように
、ダイナミックレンジの３／４の点にバイアスされる。
この場合には、この６／４の点の電圧レベルでクランプ
すればよい。
すればよい。
また上述の実施例においては、第２及び第６のレジスタ
（３） （４）の浮動拡散領域（１：１ （ＩＩに転送
される電荷をノース・ホロワ（２４翰によって電圧に変
換後、差動増幅器（２１によってそれぞれの電圧を比較
検出しているが、例えば次のようにしてもよい。即ち、
第６図に示すように、第２及び第６のレジスタ（３）（
４）上に絶縁膜（６）を介してＤＯＰＯ８から成る浮遊
ゲート電極（３６） Ｃ３７）をそれぞれ形成し、これ
らの浮遊ゲート電極（至）（３７）をソース・ホロワＣ
２（イ）（ハ）に接続するようにしてもよい。なおこの
場合には、第２及び第３のレジスタ（３） （４）中を
転送される電荷を上記浮遊ゲート電極（至）ｔ３？）に
生ずる鏡像電荷として検出することができる。またＭＯ
Ｓ ＦＥＴ（至）はリセットスイッチであって、このス
イッチのオン・オフにより浮遊ゲート電極（至）のポテ
ンシャルが制御される。なお浮遊ゲート電極（至）Ｇ７
）中の電荷をソース−ホロワ（財）（ハ）によって電圧
に変換後、差動増幅器弼によって両電圧を比較検出する
ことは上述の実施例と同様である。
（３） （４）の浮動拡散領域（１：１ （ＩＩに転送
される電荷をノース・ホロワ（２４翰によって電圧に変
換後、差動増幅器（２１によってそれぞれの電圧を比較
検出しているが、例えば次のようにしてもよい。即ち、
第６図に示すように、第２及び第６のレジスタ（３）（
４）上に絶縁膜（６）を介してＤＯＰＯ８から成る浮遊
ゲート電極（３６） Ｃ３７）をそれぞれ形成し、これ
らの浮遊ゲート電極（至）（３７）をソース・ホロワＣ
２（イ）（ハ）に接続するようにしてもよい。なおこの
場合には、第２及び第３のレジスタ（３） （４）中を
転送される電荷を上記浮遊ゲート電極（至）ｔ３？）に
生ずる鏡像電荷として検出することができる。またＭＯ
Ｓ ＦＥＴ（至）はリセットスイッチであって、このス
イッチのオン・オフにより浮遊ゲート電極（至）のポテ
ンシャルが制御される。なお浮遊ゲート電極（至）Ｇ７
）中の電荷をソース−ホロワ（財）（ハ）によって電圧
に変換後、差動増幅器弼によって両電圧を比較検出する
ことは上述の実施例と同様である。
それぞれ接続し、この間の電圧降下を差動増幅器−によ
って比較検出するようにしてもよい。
って比較検出するようにしてもよい。
また上述の実施例においては、第１、第２及び第３のレ
ジスタ（２） （３） （４）にソース領域（５）ａ２
１（Ｌηをそれぞれ形成し、これらのソース領域（５）
ａ７Ｊαηに電圧を印加することによって信号を入力
する方法（ダイオード・カットオフ法）を用いたが、他
の方法、例えば電位平衡法等を用いてもよい。なお差動
増幅器翰の接続の仕方は、入力方式に応じて変えればよ
い。
ジスタ（２） （３） （４）にソース領域（５）ａ２
１（Ｌηをそれぞれ形成し、これらのソース領域（５）
ａ７Ｊαηに電圧を印加することによって信号を入力
する方法（ダイオード・カットオフ法）を用いたが、他
の方法、例えば電位平衡法等を用いてもよい。なお差動
増幅器翰の接続の仕方は、入力方式に応じて変えればよ
い。
応用例
上述の実施例に詔いては、不発明に係る電荷結合装置を
二相形式で動作する二層電極構造のｎチャネルＢＣＣＤ
から成るＣＣＤ遅延線を有する電荷結合装置に適用した
場合につき説明したが、表面チャネルＣＣＤから成るＣ
ＣＤ遅延線を有する電荷結合装置に対しても適用するこ
とができることは勿論、三相またはそれよりも多相の構
成のＣＣＤ遅延線を有する電荷結合装置に対しても、ま
た単層電極構造または三層以上の多層の電極構造のＣＣ
Ｄ遅延線を有する電荷結合装置にも適用することができ
る。
二相形式で動作する二層電極構造のｎチャネルＢＣＣＤ
から成るＣＣＤ遅延線を有する電荷結合装置に適用した
場合につき説明したが、表面チャネルＣＣＤから成るＣ
ＣＤ遅延線を有する電荷結合装置に対しても適用するこ
とができることは勿論、三相またはそれよりも多相の構
成のＣＣＤ遅延線を有する電荷結合装置に対しても、ま
た単層電極構造または三層以上の多層の電極構造のＣＣ
Ｄ遅延線を有する電荷結合装置にも適用することができ
る。
発明の効果
本発明に係る電荷結合装置によれば、特に半導体基板中
に第１のレジスタに対して並列的に配置されかつこの第
１のレジスタと実質的に同一の入力構造を有する第２の
レジスタと、半導体基板中に第１及び第２のレジスタに
対してそれぞれ並列的に形成されかつこの第２のレジス
タと実質的に同一の出力構造及び上記第２のレジスタの
最大取り扱い電荷量に対する所定比率の最大取り扱い電
荷量をそれぞれ有する第３のレジスタと、第２及び第３
のレジスタからそれぞれ出力される電荷量を検出してこ
れらの第２及び第３のレジスタ中をそれぞれ転送される
電荷量を実質的に等しく保つための調節手段とを具備し
ているので、第１のしジスタの入力部に与えられる直流
バイアス電圧レベルを所定呟に自動調節することができ
ると共に、温度変化による直流バイアス電圧レベルの変
化を防止することができる。
に第１のレジスタに対して並列的に配置されかつこの第
１のレジスタと実質的に同一の入力構造を有する第２の
レジスタと、半導体基板中に第１及び第２のレジスタに
対してそれぞれ並列的に形成されかつこの第２のレジス
タと実質的に同一の出力構造及び上記第２のレジスタの
最大取り扱い電荷量に対する所定比率の最大取り扱い電
荷量をそれぞれ有する第３のレジスタと、第２及び第３
のレジスタからそれぞれ出力される電荷量を検出してこ
れらの第２及び第３のレジスタ中をそれぞれ転送される
電荷量を実質的に等しく保つための調節手段とを具備し
ているので、第１のしジスタの入力部に与えられる直流
バイアス電圧レベルを所定呟に自動調節することができ
ると共に、温度変化による直流バイアス電圧レベルの変
化を防止することができる。
また、第２のレジスタを第１のレジスタに対して並列的
に、第３のレジスタを第１及び第２のレジスタに対して
それぞれ並列的に半導体基板中にそれぞれ形成している
ので、第１、第２及び第３のレジスタのうちの２つまた
は３つのレジスタの転送電極及び入出力ゲート電極等を
共通にすることができる。
に、第３のレジスタを第１及び第２のレジスタに対して
それぞれ並列的に半導体基板中にそれぞれ形成している
ので、第１、第２及び第３のレジスタのうちの２つまた
は３つのレジスタの転送電極及び入出力ゲート電極等を
共通にすることができる。
第１図は本発明に係る電荷結合装置の一実施例としての
二相形式で動作する二層電極構造のｎチャネルＢＣＣＤ
から成るＣＣＤ遅延線を有する電荷結合装置の断面図、
第２図は第１図に示す電荷結合装置の平面図、第６図、
第４図及び第５図はＣＣＤ遅延線の入出力伝達特性を示
すグラフ、第６図及び第７図は実施例とは異なる電荷検
出方式を説明するための第１図と同様な断面図である。 なお図面に用いた符号において、 （１）・・・・・・・・・・・・・・・ ｐ型シリコン
基板（２）・・・・・・・・・・・・・・・第１のレジ
スタ（３）・・・・・・・・・・・・・・・第２のレジ
スタ（４）・・・・・・・・・・・・第６のレジスタ（
６）・・・・・・・・・・・・・・・絶縁層（７）・・
・・・・・・・・・・・・・第１の入力ゲート電極（８
）・・・・・・・・・・・・・第２の入力ゲート電極（
９Ｘ？■・・・・・・・・・・・・・・第１層の転送電
極０＠→・・・・・・・・・・・・・・第２層の転送電
極０鵠樽・・・・・・・・・・・・・浮動拡散領域（２
０・・・・・・・・・・・・・・差動増幅器（調節手段
）０づ・・・・・・・・・・・信号源 である。 代理人 上屋 勝 ｌ 常包芳男 ！ 杉浦俊賀
二相形式で動作する二層電極構造のｎチャネルＢＣＣＤ
から成るＣＣＤ遅延線を有する電荷結合装置の断面図、
第２図は第１図に示す電荷結合装置の平面図、第６図、
第４図及び第５図はＣＣＤ遅延線の入出力伝達特性を示
すグラフ、第６図及び第７図は実施例とは異なる電荷検
出方式を説明するための第１図と同様な断面図である。 なお図面に用いた符号において、 （１）・・・・・・・・・・・・・・・ ｐ型シリコン
基板（２）・・・・・・・・・・・・・・・第１のレジ
スタ（３）・・・・・・・・・・・・・・・第２のレジ
スタ（４）・・・・・・・・・・・・第６のレジスタ（
６）・・・・・・・・・・・・・・・絶縁層（７）・・
・・・・・・・・・・・・・第１の入力ゲート電極（８
）・・・・・・・・・・・・・第２の入力ゲート電極（
９Ｘ？■・・・・・・・・・・・・・・第１層の転送電
極０＠→・・・・・・・・・・・・・・第２層の転送電
極０鵠樽・・・・・・・・・・・・・浮動拡散領域（２
０・・・・・・・・・・・・・・差動増幅器（調節手段
）０づ・・・・・・・・・・・信号源 である。 代理人 上屋 勝 ｌ 常包芳男 ！ 杉浦俊賀
Claims (1)
- 半導体基板と、この半導体基板中に形成されかつ信号電
荷が転送される第１のレジスタと、上記半導体基板中に
上記第１のレジスタに対して並列的に配置されかつこの
第１のレジスタと実質的に同一の入力構造を有する第２
のレジスタと、上記半導体基板中に上記第１及び第２の
レジスタに対してそれぞれ並列的に形成されかつこの第
２のレジスタと実質的に同一の出力構造及び上記第２の
レジスタの最大取り扱い電荷量に対する所定比率の最大
取り扱い電荷量をそれぞれ有する第３のレジスタと、上
記第１、第２及び第３のレジスタ上１こ絶縁層を介して
それぞれ形成されかつこれらの第１、第２及び第３のレ
ジスタ中で電荷の蓄積または転送を行うための複数の電
極と、上記第２及び第３のレジスタからそれぞれ出力さ
れる電荷量を検出してこれらの第２及び第３のレジスタ
中をそれぞれ転送される電荷量を実質的に等しく保つた
めの調節手段とをそれぞれ具備することを特徴とする電
荷結合装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232586A JPH0721960B2 (ja) | 1983-12-09 | 1983-12-09 | テレビジョン信号の遅延装置 |
| CA000469477A CA1234917A (en) | 1983-12-09 | 1984-12-06 | Input structure for charge coupled devices with controllable input bias |
| EP19840114928 EP0147697B1 (en) | 1983-12-09 | 1984-12-07 | Charge coupled device with controllable input bias |
| DE8484114928T DE3484190D1 (de) | 1983-12-09 | 1984-12-07 | Ladungsgekoppeltes bauelement mit steuerbarer gleichstrom-eingangsspannung. |
| US07/102,432 US5029189A (en) | 1983-12-09 | 1987-09-29 | Input structure for charge coupled devices with controllable input bias |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232586A JPH0721960B2 (ja) | 1983-12-09 | 1983-12-09 | テレビジョン信号の遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124097A true JPS60124097A (ja) | 1985-07-02 |
| JPH0721960B2 JPH0721960B2 (ja) | 1995-03-08 |
Family
ID=16941676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232586A Expired - Lifetime JPH0721960B2 (ja) | 1983-12-09 | 1983-12-09 | テレビジョン信号の遅延装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0147697B1 (ja) |
| JP (1) | JPH0721960B2 (ja) |
| CA (1) | CA1234917A (ja) |
| DE (1) | DE3484190D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086440A (en) * | 1989-04-18 | 1992-02-04 | Sony Corporation | Charge coupled device with enhanced input structure |
| GB2197556B (en) * | 1986-10-01 | 1990-08-29 | Sony Corp | Charge coupled devices |
| US5210777A (en) * | 1989-04-17 | 1993-05-11 | Sony Corporation | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH041960A (ja) * | 1990-04-18 | 1992-01-07 | Matsushita Electric Ind Co Ltd | テープレコーダのブレーキ機構 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4139784A (en) * | 1977-08-02 | 1979-02-13 | Rca Corporation | CCD Input circuits |
-
1983
- 1983-12-09 JP JP58232586A patent/JPH0721960B2/ja not_active Expired - Lifetime
-
1984
- 1984-12-06 CA CA000469477A patent/CA1234917A/en not_active Expired
- 1984-12-07 EP EP19840114928 patent/EP0147697B1/en not_active Expired
- 1984-12-07 DE DE8484114928T patent/DE3484190D1/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH041960A (ja) * | 1990-04-18 | 1992-01-07 | Matsushita Electric Ind Co Ltd | テープレコーダのブレーキ機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0147697A3 (en) | 1987-04-15 |
| EP0147697B1 (en) | 1991-02-27 |
| DE3484190D1 (de) | 1991-04-04 |
| EP0147697A2 (en) | 1985-07-10 |
| CA1234917A (en) | 1988-04-05 |
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