JPS62154918A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS62154918A JPS62154918A JP60292671A JP29267185A JPS62154918A JP S62154918 A JPS62154918 A JP S62154918A JP 60292671 A JP60292671 A JP 60292671A JP 29267185 A JP29267185 A JP 29267185A JP S62154918 A JPS62154918 A JP S62154918A
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- JP
- Japan
- Prior art keywords
- node
- power supply
- gate
- mesfet
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、論理回路に関するもので、例えば、GaA
s(ガリウム砒素)半導体を用いたNANDゲート回路
に利用して有効な技術に関するものである。
s(ガリウム砒素)半導体を用いたNANDゲート回路
に利用して有効な技術に関するものである。
GaAs半導体を用いた5DFL (ショットキーバリ
アダイオードFET論理回路)のNORゲート回路が公
知である。(例えば、特開昭59−23626公報参照
) 第2図には、上記従来のNORゲート回路の回路図が示
されている。同図において、このNORゲート回路は、
ショットキーバリアダイオードD1〜D3によるORゲ
ートと、ダイオードD4゜D5と抵抗手段としてのME
SFET (メタル・セミコンダクタ・FET)Q3に
よるレベルシフト回路及びMESFETQ2.Qlによ
るインバータ回路とにより構成される。MESFETQ
2はゲート電圧が所定のカットオフ電圧以下でないとオ
フ状態にならないノーマリ−オン型(すなわちディプレ
ッション型)のMESFETである。
アダイオードFET論理回路)のNORゲート回路が公
知である。(例えば、特開昭59−23626公報参照
) 第2図には、上記従来のNORゲート回路の回路図が示
されている。同図において、このNORゲート回路は、
ショットキーバリアダイオードD1〜D3によるORゲ
ートと、ダイオードD4゜D5と抵抗手段としてのME
SFET (メタル・セミコンダクタ・FET)Q3に
よるレベルシフト回路及びMESFETQ2.Qlによ
るインバータ回路とにより構成される。MESFETQ
2はゲート電圧が所定のカットオフ電圧以下でないとオ
フ状態にならないノーマリ−オン型(すなわちディプレ
ッション型)のMESFETである。
入力信号Dinl〜Din3のうちひとつでもハイレベ
ル(論理“1”)になると、それに対応したショットキ
ーバリアダイオードがオン状態となり。
ル(論理“1”)になると、それに対応したショットキ
ーバリアダイオードがオン状態となり。
MESFETQ2のデー1−電圧をVdd−3Vdth
(VclthはショットキーバリアダイオードD1〜D
5の順方向電圧)位の正電圧となり、MESFETQ2
はオン状態になって出力Doutにはローレベル(!!
l理“O”)が出力される。一方、入力信号Dinl〜
DI!13がすべてローレベル(論理00″)になると
、その入力端子に接続されたショットキーバリアダイオ
ードとレベルシフ1−用ダイオードD4.D5によって
約−−3Vcltl+ (7)負電圧がMESFETQ
2のゲートに入力される。MES F ETQ 2はそ
のカットオフ′辰圧より低く設定された一3Vdthの
入力によりオフ状態となり。
(VclthはショットキーバリアダイオードD1〜D
5の順方向電圧)位の正電圧となり、MESFETQ2
はオン状態になって出力Doutにはローレベル(!!
l理“O”)が出力される。一方、入力信号Dinl〜
DI!13がすべてローレベル(論理00″)になると
、その入力端子に接続されたショットキーバリアダイオ
ードとレベルシフ1−用ダイオードD4.D5によって
約−−3Vcltl+ (7)負電圧がMESFETQ
2のゲートに入力される。MES F ETQ 2はそ
のカットオフ′辰圧より低く設定された一3Vdthの
入力によりオフ状態となり。
出力Doutにはハイレベルが出力される。以」二によ
り、第2図の回路は出力信号Dout = I) in
1 +Q a A 9半導体を用いたS D F L
は従来上記N○Rゲート回路しか実用化されていないた
め、NANDゲート機能を実現するためには反転信号に
よるローレベルを“1”とする負論理を組む必要がある
。このため1反転のためのインバータが増加し、論理回
路の素子数が増大して論理設計が複雑化するとともにク
リティカルバスが長くなって動作時間が遅くなる。
り、第2図の回路は出力信号Dout = I) in
1 +Q a A 9半導体を用いたS D F L
は従来上記N○Rゲート回路しか実用化されていないた
め、NANDゲート機能を実現するためには反転信号に
よるローレベルを“1”とする負論理を組む必要がある
。このため1反転のためのインバータが増加し、論理回
路の素子数が増大して論理設計が複雑化するとともにク
リティカルバスが長くなって動作時間が遅くなる。
この発明の目的は、新規な機能を持つ論理回路を提供す
ることにある。
ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ショットキーバリアダイオードによるAND
ゲートと出力インバータの駆動MBSFETのゲートと
の間に、その一方が正電源電圧に接続された第1の抵抗
手段と複数のダイオード及びその一方が負電源電圧に接
続された第2の抵抗手段とから成るレベルシフト回路を
もうけることで。
ゲートと出力インバータの駆動MBSFETのゲートと
の間に、その一方が正電源電圧に接続された第1の抵抗
手段と複数のダイオード及びその一方が負電源電圧に接
続された第2の抵抗手段とから成るレベルシフト回路を
もうけることで。
NANDゲート回路を構成するものである。
第1図には、この発明によるNANDゲー1−D路の一
実施例の回路図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、Ga八へ金属化合物のような半導体基板上に
おいて形成される。
実施例の回路図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、Ga八へ金属化合物のような半導体基板上に
おいて形成される。
図において、そのカソードが演算入力端子にそれぞれ接
続されたショットキーバリアダイオードD1〜D3はそ
のアノードをノードN1に共通接続され、ANDゲート
を構成する。
続されたショットキーバリアダイオードD1〜D3はそ
のアノードをノードN1に共通接続され、ANDゲート
を構成する。
その一方が正電源電圧Vddに接続された抵抗R1の他
の一方は上記ノードN1を経てダイオードD4のアノー
ドに接続される。ダイオードD4〜D6は直列に接続さ
れ、ダイオードD6のカソードはノードN2を経てその
一方が負電源電圧Vssに接続された抵抗R2の他の一
方に接続される。
の一方は上記ノードN1を経てダイオードD4のアノー
ドに接続される。ダイオードD4〜D6は直列に接続さ
れ、ダイオードD6のカソードはノードN2を経てその
一方が負電源電圧Vssに接続された抵抗R2の他の一
方に接続される。
これらはレベルシフト回路を構成し、ノードN2に接続
されたMESFETQ2のゲートの電圧を決定する。
されたMESFETQ2のゲートの電圧を決定する。
MESFETQ2はノーマリ−オン型(ディプレッショ
ン型”)MESFETであり、そのソースは接地電圧に
接続され、またそのドレインはMESFETQIのゲー
トとドレイン及び出力信号端子Doutに接続される。
ン型”)MESFETであり、そのソースは接地電圧に
接続され、またそのドレインはMESFETQIのゲー
トとドレイン及び出力信号端子Doutに接続される。
MESFETQIのドレインは正の電源電圧Vddに接
続され、これらのMESFETQ2を駆動用、MESF
ETQIを負荷用として出力インバータが構成される。
続され、これらのMESFETQ2を駆動用、MESF
ETQIを負荷用として出力インバータが構成される。
次に、この実施例のNANDゲート回路の動作を説明す
る。
る。
入力端子Dinl〜Din3には前段の論理ゲート回路
の出力信号端子Doutからの出力信号がそれぞれ入力
される。この出力信号のレベルは、ハイレベル(論理″
1”〉の時Vdd、例えば手釣3vであり、ローレベル
(論理10″)の特約OV(接地電圧)である。
の出力信号端子Doutからの出力信号がそれぞれ入力
される。この出力信号のレベルは、ハイレベル(論理″
1”〉の時Vdd、例えば手釣3vであり、ローレベル
(論理10″)の特約OV(接地電圧)である。
入力端子Dlnl〜Din3の入力信号が一つでもロー
レベルであると、ノードN1の電圧は約手Vdth
(VdthはショットキーバリアダイオードD1〜D5
の順方向電圧)となる。また、ノードN2の電圧すなわ
ちMESFETQ2のデーl−電圧はVclth −3
Vdth −−2Vdth ノ負電圧2例えば−1,5
v位となる。MESFETQ2のカッ1−オフ電圧は一
2Vdi、hよりも高く設定しであるので、MESFE
TQ2はオフ状態となり、出力端子Doutにはハイレ
ベルが出力される。
レベルであると、ノードN1の電圧は約手Vdth
(VdthはショットキーバリアダイオードD1〜D5
の順方向電圧)となる。また、ノードN2の電圧すなわ
ちMESFETQ2のデーl−電圧はVclth −3
Vdth −−2Vdth ノ負電圧2例えば−1,5
v位となる。MESFETQ2のカッ1−オフ電圧は一
2Vdi、hよりも高く設定しであるので、MESFE
TQ2はオフ状態となり、出力端子Doutにはハイレ
ベルが出力される。
一方、入力端子Dtnl〜Din3の入力信号がすべて
ハイレベルになると、ショットキーバリアダイオードD
1〜D3はすべてカッ1−オフ状態となり、ノードN1
及びノードN2の電圧は電源電圧Vdd+Vssが抵抗
R1,シa 7 トキーバリアダイオードD4〜D6及
び抵抗R2とにより分圧されて決まる。ここで、ノード
N2の電圧すなわちMESFETQ2のゲート電圧は例
えば+1.5位になるように設計されており、これによ
りM+”:5FETQ2はオン状態となり、出力端子F
lout、にGよローレベルが出力される。
ハイレベルになると、ショットキーバリアダイオードD
1〜D3はすべてカッ1−オフ状態となり、ノードN1
及びノードN2の電圧は電源電圧Vdd+Vssが抵抗
R1,シa 7 トキーバリアダイオードD4〜D6及
び抵抗R2とにより分圧されて決まる。ここで、ノード
N2の電圧すなわちMESFETQ2のゲート電圧は例
えば+1.5位になるように設計されており、これによ
りM+”:5FETQ2はオン状態となり、出力端子F
lout、にGよローレベルが出力される。
以上の動作により、出力信号Dout−Dinl・Di
n2 ・Din3となり、第1図の回路はNANDゲー
ト回路としての機能をもつことができる。
n2 ・Din3となり、第1図の回路はNANDゲー
ト回路としての機能をもつことができる。
(1)ショットキーバリアダイオードによるANDゲー
トと出力インバータの駆動MESFETのゲー1−との
間に、その一方が正電源電圧に接続された第1の抵抗手
段と複数のダイオード及びその一方が負電源電圧に接続
された第2の抵抗手段又は電流源とから成るレベルシフ
ト回路をもうけることで、5DFLのNANDゲート回
路を実現できるという効果が得られる。
トと出力インバータの駆動MESFETのゲー1−との
間に、その一方が正電源電圧に接続された第1の抵抗手
段と複数のダイオード及びその一方が負電源電圧に接続
された第2の抵抗手段又は電流源とから成るレベルシフ
ト回路をもうけることで、5DFLのNANDゲート回
路を実現できるという効果が得られる。
(2)上記NANDゲート回路は正電源電圧Vddと負
電源電圧Vssの2電源であり、すでに実用化されてい
る従来のNORゲート回路と混在し°ζ使用できるとい
う効果が得られる。
電源電圧Vssの2電源であり、すでに実用化されてい
る従来のNORゲート回路と混在し°ζ使用できるとい
う効果が得られる。
(3)上記NANDゲート回路とすでに実用化されてい
るNORゲート回路とを組み合わせることで。
るNORゲート回路とを組み合わせることで。
G a A s半導体を用いた論理回路を効率的に構成
することができ、素子数が減少するとともに、クリティ
カルバスが短くなって動作時間が速くできるという効果
が得られる。
することができ、素子数が減少するとともに、クリティ
カルバスが短くなって動作時間が速くできるという効果
が得られる。
以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、演算入力端子
の数は必要に応じて増減してもよ(、レベルシフト用の
ショットキーバリアダイオードの数はMESFETQ2
のカットオフ電圧に応じて増減してもよい、また、抵抗
R1及びR2はME S F ET−t−抵抗手段又は
電流源として用いるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、演算入力端子
の数は必要に応じて増減してもよ(、レベルシフト用の
ショットキーバリアダイオードの数はMESFETQ2
のカットオフ電圧に応じて増減してもよい、また、抵抗
R1及びR2はME S F ET−t−抵抗手段又は
電流源として用いるものであってもよい。
この発明は、基本的なNANDゲート回路として広く利
用でき、特にGaAs半導体を用いた論理集積回路等に
利用して有効な効果を奏するものである。
用でき、特にGaAs半導体を用いた論理集積回路等に
利用して有効な効果を奏するものである。
第1図は、この発明によるNANDゲート回路の一実施
例を示す回路図。 第2図は、すでに実用化されている従来のN。 Rゲート回路の回路図である。 Dinl〜Din3・・・・演算入力端子Dout
・・・・・・・・演算出力端子D1〜D6・・ショット
キーバリアダイオードR1,R2・・・・・・抵抗
例を示す回路図。 第2図は、すでに実用化されている従来のN。 Rゲート回路の回路図である。 Dinl〜Din3・・・・演算入力端子Dout
・・・・・・・・演算出力端子D1〜D6・・ショット
キーバリアダイオードR1,R2・・・・・・抵抗
Claims (1)
- 【特許請求の範囲】 1、そのカソードが演算入力端子にそれぞれ接続され、
そのアノードがノードN1に共通接続された複数のショ
ットキーバリアダイオードと、第1の電源電圧とノード
N1との間に接続された第1の抵抗手段と、そのアノー
ド側がノードN1にまたカソード側がノードN2に接続
された直列形態の複数のレベルシフト用ダイオードと、
ノードN2と上記第1の電源電圧と逆極性にされた第2
の電源電圧との間に接続された第2の抵抗手段又は電流
源と、上記ノードN2の信号を受けるノーマリーオン型
駆動MESFETと負荷手段とから成る出力インバータ
とを具備することを特徴とする論理回路。 2、上記各回路構成素子は、ガリウム砒素半導体チップ
上に形成されることを特徴とする特許請求の範囲第1項
記載の論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60292671A JPS62154918A (ja) | 1985-12-27 | 1985-12-27 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60292671A JPS62154918A (ja) | 1985-12-27 | 1985-12-27 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62154918A true JPS62154918A (ja) | 1987-07-09 |
Family
ID=17784790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60292671A Pending JPS62154918A (ja) | 1985-12-27 | 1985-12-27 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62154918A (ja) |
-
1985
- 1985-12-27 JP JP60292671A patent/JPS62154918A/ja active Pending
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