JPS62154918A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS62154918A JPS62154918A JP60292671A JP29267185A JPS62154918A JP S62154918 A JPS62154918 A JP S62154918A JP 60292671 A JP60292671 A JP 60292671A JP 29267185 A JP29267185 A JP 29267185A JP S62154918 A JPS62154918 A JP S62154918A
- Authority
- JP
- Japan
- Prior art keywords
- node
- power supply
- gate
- mesfet
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、論理回路に関するもので、例えば、ＧａＡ
ｓ（ガリウム砒素）半導体を用いたＮＡＮＤゲート回路
に利用して有効な技術に関するものである。
ｓ（ガリウム砒素）半導体を用いたＮＡＮＤゲート回路
に利用して有効な技術に関するものである。
ＧａＡｓ半導体を用いた５ＤＦＬ （ショットキーバリ
アダイオードＦＥＴ論理回路）のＮＯＲゲート回路が公
知である。（例えば、特開昭５９−２３６２６公報参照
） 第２図には、上記従来のＮＯＲゲート回路の回路図が示
されている。同図において、このＮＯＲゲート回路は、
ショットキーバリアダイオードＤ１〜Ｄ３によるＯＲゲ
ートと、ダイオードＤ４゜Ｄ５と抵抗手段としてのＭＥ
ＳＦＥＴ （メタル・セミコンダクタ・ＦＥＴ）Ｑ３に
よるレベルシフト回路及びＭＥＳＦＥＴＱ２．Ｑｌによ
るインバータ回路とにより構成される。ＭＥＳＦＥＴＱ
２はゲート電圧が所定のカットオフ電圧以下でないとオ
フ状態にならないノーマリ−オン型（すなわちディプレ
ッション型）のＭＥＳＦＥＴである。
アダイオードＦＥＴ論理回路）のＮＯＲゲート回路が公
知である。（例えば、特開昭５９−２３６２６公報参照
） 第２図には、上記従来のＮＯＲゲート回路の回路図が示
されている。同図において、このＮＯＲゲート回路は、
ショットキーバリアダイオードＤ１〜Ｄ３によるＯＲゲ
ートと、ダイオードＤ４゜Ｄ５と抵抗手段としてのＭＥ
ＳＦＥＴ （メタル・セミコンダクタ・ＦＥＴ）Ｑ３に
よるレベルシフト回路及びＭＥＳＦＥＴＱ２．Ｑｌによ
るインバータ回路とにより構成される。ＭＥＳＦＥＴＱ
２はゲート電圧が所定のカットオフ電圧以下でないとオ
フ状態にならないノーマリ−オン型（すなわちディプレ
ッション型）のＭＥＳＦＥＴである。
入力信号Ｄｉｎｌ〜Ｄｉｎ３のうちひとつでもハイレベ
ル（論理“１”）になると、それに対応したショットキ
ーバリアダイオードがオン状態となり。
ル（論理“１”）になると、それに対応したショットキ
ーバリアダイオードがオン状態となり。
ＭＥＳＦＥＴＱ２のデー１−電圧をＶｄｄ−３Ｖｄｔｈ
（ＶｃｌｔｈはショットキーバリアダイオードＤ１〜Ｄ
５の順方向電圧）位の正電圧となり、ＭＥＳＦＥＴＱ２
はオン状態になって出力Ｄｏｕｔにはローレベル（！！
ｌ理“Ｏ”）が出力される。一方、入力信号Ｄｉｎｌ〜
ＤＩ！１３がすべてローレベル（論理００″）になると
、その入力端子に接続されたショットキーバリアダイオ
ードとレベルシフ１−用ダイオードＤ４．Ｄ５によって
約−−３Ｖｃｌｔｌ＋ （７）負電圧がＭＥＳＦＥＴＱ
２のゲートに入力される。ＭＥＳ Ｆ ＥＴＱ ２はそ
のカットオフ′辰圧より低く設定された一３Ｖｄｔｈの
入力によりオフ状態となり。
（ＶｃｌｔｈはショットキーバリアダイオードＤ１〜Ｄ
５の順方向電圧）位の正電圧となり、ＭＥＳＦＥＴＱ２
はオン状態になって出力Ｄｏｕｔにはローレベル（！！
ｌ理“Ｏ”）が出力される。一方、入力信号Ｄｉｎｌ〜
ＤＩ！１３がすべてローレベル（論理００″）になると
、その入力端子に接続されたショットキーバリアダイオ
ードとレベルシフ１−用ダイオードＤ４．Ｄ５によって
約−−３Ｖｃｌｔｌ＋ （７）負電圧がＭＥＳＦＥＴＱ
２のゲートに入力される。ＭＥＳ Ｆ ＥＴＱ ２はそ
のカットオフ′辰圧より低く設定された一３Ｖｄｔｈの
入力によりオフ状態となり。
出力Ｄｏｕｔにはハイレベルが出力される。以」二によ
り、第２図の回路は出力信号Ｄｏｕｔ ＝ Ｉ） ｉｎ
１ ＋Ｑ ａ Ａ ９半導体を用いたＳ Ｄ Ｆ Ｌ
は従来上記Ｎ○Ｒゲート回路しか実用化されていないた
め、ＮＡＮＤゲート機能を実現するためには反転信号に
よるローレベルを“１”とする負論理を組む必要がある
。このため１反転のためのインバータが増加し、論理回
路の素子数が増大して論理設計が複雑化するとともにク
リティカルバスが長くなって動作時間が遅くなる。
り、第２図の回路は出力信号Ｄｏｕｔ ＝ Ｉ） ｉｎ
１ ＋Ｑ ａ Ａ ９半導体を用いたＳ Ｄ Ｆ Ｌ
は従来上記Ｎ○Ｒゲート回路しか実用化されていないた
め、ＮＡＮＤゲート機能を実現するためには反転信号に
よるローレベルを“１”とする負論理を組む必要がある
。このため１反転のためのインバータが増加し、論理回
路の素子数が増大して論理設計が複雑化するとともにク
リティカルバスが長くなって動作時間が遅くなる。
この発明の目的は、新規な機能を持つ論理回路を提供す
ることにある。
ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ショットキーバリアダイオードによるＡＮＤ
ゲートと出力インバータの駆動ＭＢＳＦＥＴのゲートと
の間に、その一方が正電源電圧に接続された第１の抵抗
手段と複数のダイオード及びその一方が負電源電圧に接
続された第２の抵抗手段とから成るレベルシフト回路を
もうけることで。
ゲートと出力インバータの駆動ＭＢＳＦＥＴのゲートと
の間に、その一方が正電源電圧に接続された第１の抵抗
手段と複数のダイオード及びその一方が負電源電圧に接
続された第２の抵抗手段とから成るレベルシフト回路を
もうけることで。
ＮＡＮＤゲート回路を構成するものである。
第１図には、この発明によるＮＡＮＤゲー１−Ｄ路の一
実施例の回路図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、Ｇａ八へ金属化合物のような半導体基板上に
おいて形成される。
実施例の回路図が示されている。同図の各回路素子は、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、Ｇａ八へ金属化合物のような半導体基板上に
おいて形成される。
図において、そのカソードが演算入力端子にそれぞれ接
続されたショットキーバリアダイオードＤ１〜Ｄ３はそ
のアノードをノードＮ１に共通接続され、ＡＮＤゲート
を構成する。
続されたショットキーバリアダイオードＤ１〜Ｄ３はそ
のアノードをノードＮ１に共通接続され、ＡＮＤゲート
を構成する。
その一方が正電源電圧Ｖｄｄに接続された抵抗Ｒ１の他
の一方は上記ノードＮ１を経てダイオードＤ４のアノー
ドに接続される。ダイオードＤ４〜Ｄ６は直列に接続さ
れ、ダイオードＤ６のカソードはノードＮ２を経てその
一方が負電源電圧Ｖｓｓに接続された抵抗Ｒ２の他の一
方に接続される。
の一方は上記ノードＮ１を経てダイオードＤ４のアノー
ドに接続される。ダイオードＤ４〜Ｄ６は直列に接続さ
れ、ダイオードＤ６のカソードはノードＮ２を経てその
一方が負電源電圧Ｖｓｓに接続された抵抗Ｒ２の他の一
方に接続される。
これらはレベルシフト回路を構成し、ノードＮ２に接続
されたＭＥＳＦＥＴＱ２のゲートの電圧を決定する。
されたＭＥＳＦＥＴＱ２のゲートの電圧を決定する。
ＭＥＳＦＥＴＱ２はノーマリ−オン型（ディプレッショ
ン型”）ＭＥＳＦＥＴであり、そのソースは接地電圧に
接続され、またそのドレインはＭＥＳＦＥＴＱＩのゲー
トとドレイン及び出力信号端子Ｄｏｕｔに接続される。
ン型”）ＭＥＳＦＥＴであり、そのソースは接地電圧に
接続され、またそのドレインはＭＥＳＦＥＴＱＩのゲー
トとドレイン及び出力信号端子Ｄｏｕｔに接続される。
ＭＥＳＦＥＴＱＩのドレインは正の電源電圧Ｖｄｄに接
続され、これらのＭＥＳＦＥＴＱ２を駆動用、ＭＥＳＦ
ＥＴＱＩを負荷用として出力インバータが構成される。
続され、これらのＭＥＳＦＥＴＱ２を駆動用、ＭＥＳＦ
ＥＴＱＩを負荷用として出力インバータが構成される。
次に、この実施例のＮＡＮＤゲート回路の動作を説明す
る。
る。
入力端子Ｄｉｎｌ〜Ｄｉｎ３には前段の論理ゲート回路
の出力信号端子Ｄｏｕｔからの出力信号がそれぞれ入力
される。この出力信号のレベルは、ハイレベル（論理″
１”〉の時Ｖｄｄ、例えば手釣３ｖであり、ローレベル
（論理１０″）の特約ＯＶ（接地電圧）である。
の出力信号端子Ｄｏｕｔからの出力信号がそれぞれ入力
される。この出力信号のレベルは、ハイレベル（論理″
１”〉の時Ｖｄｄ、例えば手釣３ｖであり、ローレベル
（論理１０″）の特約ＯＶ（接地電圧）である。
入力端子Ｄｌｎｌ〜Ｄｉｎ３の入力信号が一つでもロー
レベルであると、ノードＮ１の電圧は約手Ｖｄｔｈ
（ＶｄｔｈはショットキーバリアダイオードＤ１〜Ｄ５
の順方向電圧）となる。また、ノードＮ２の電圧すなわ
ちＭＥＳＦＥＴＱ２のデーｌ−電圧はＶｃｌｔｈ −３
Ｖｄｔｈ −−２Ｖｄｔｈ ノ負電圧２例えば−１，５
ｖ位となる。ＭＥＳＦＥＴＱ２のカッ１−オフ電圧は一
２Ｖｄｉ、ｈよりも高く設定しであるので、ＭＥＳＦＥ
ＴＱ２はオフ状態となり、出力端子Ｄｏｕｔにはハイレ
ベルが出力される。
レベルであると、ノードＮ１の電圧は約手Ｖｄｔｈ
（ＶｄｔｈはショットキーバリアダイオードＤ１〜Ｄ５
の順方向電圧）となる。また、ノードＮ２の電圧すなわ
ちＭＥＳＦＥＴＱ２のデーｌ−電圧はＶｃｌｔｈ −３
Ｖｄｔｈ −−２Ｖｄｔｈ ノ負電圧２例えば−１，５
ｖ位となる。ＭＥＳＦＥＴＱ２のカッ１−オフ電圧は一
２Ｖｄｉ、ｈよりも高く設定しであるので、ＭＥＳＦＥ
ＴＱ２はオフ状態となり、出力端子Ｄｏｕｔにはハイレ
ベルが出力される。
一方、入力端子Ｄｔｎｌ〜Ｄｉｎ３の入力信号がすべて
ハイレベルになると、ショットキーバリアダイオードＤ
１〜Ｄ３はすべてカッ１−オフ状態となり、ノードＮ１
及びノードＮ２の電圧は電源電圧Ｖｄｄ＋Ｖｓｓが抵抗
Ｒ１，シａ ７ トキーバリアダイオードＤ４〜Ｄ６及
び抵抗Ｒ２とにより分圧されて決まる。ここで、ノード
Ｎ２の電圧すなわちＭＥＳＦＥＴＱ２のゲート電圧は例
えば＋１．５位になるように設計されており、これによ
りＭ＋”：５ＦＥＴＱ２はオン状態となり、出力端子Ｆ
ｌｏｕｔ、にＧよローレベルが出力される。
ハイレベルになると、ショットキーバリアダイオードＤ
１〜Ｄ３はすべてカッ１−オフ状態となり、ノードＮ１
及びノードＮ２の電圧は電源電圧Ｖｄｄ＋Ｖｓｓが抵抗
Ｒ１，シａ ７ トキーバリアダイオードＤ４〜Ｄ６及
び抵抗Ｒ２とにより分圧されて決まる。ここで、ノード
Ｎ２の電圧すなわちＭＥＳＦＥＴＱ２のゲート電圧は例
えば＋１．５位になるように設計されており、これによ
りＭ＋”：５ＦＥＴＱ２はオン状態となり、出力端子Ｆ
ｌｏｕｔ、にＧよローレベルが出力される。
以上の動作により、出力信号Ｄｏｕｔ−Ｄｉｎｌ・Ｄｉ
ｎ２ ・Ｄｉｎ３となり、第１図の回路はＮＡＮＤゲー
ト回路としての機能をもつことができる。
ｎ２ ・Ｄｉｎ３となり、第１図の回路はＮＡＮＤゲー
ト回路としての機能をもつことができる。
（１）ショットキーバリアダイオードによるＡＮＤゲー
トと出力インバータの駆動ＭＥＳＦＥＴのゲー１−との
間に、その一方が正電源電圧に接続された第１の抵抗手
段と複数のダイオード及びその一方が負電源電圧に接続
された第２の抵抗手段又は電流源とから成るレベルシフ
ト回路をもうけることで、５ＤＦＬのＮＡＮＤゲート回
路を実現できるという効果が得られる。
トと出力インバータの駆動ＭＥＳＦＥＴのゲー１−との
間に、その一方が正電源電圧に接続された第１の抵抗手
段と複数のダイオード及びその一方が負電源電圧に接続
された第２の抵抗手段又は電流源とから成るレベルシフ
ト回路をもうけることで、５ＤＦＬのＮＡＮＤゲート回
路を実現できるという効果が得られる。
（２）上記ＮＡＮＤゲート回路は正電源電圧Ｖｄｄと負
電源電圧Ｖｓｓの２電源であり、すでに実用化されてい
る従来のＮＯＲゲート回路と混在し°ζ使用できるとい
う効果が得られる。
電源電圧Ｖｓｓの２電源であり、すでに実用化されてい
る従来のＮＯＲゲート回路と混在し°ζ使用できるとい
う効果が得られる。
（３）上記ＮＡＮＤゲート回路とすでに実用化されてい
るＮＯＲゲート回路とを組み合わせることで。
るＮＯＲゲート回路とを組み合わせることで。
Ｇ ａ Ａ ｓ半導体を用いた論理回路を効率的に構成
することができ、素子数が減少するとともに、クリティ
カルバスが短くなって動作時間が速くできるという効果
が得られる。
することができ、素子数が減少するとともに、クリティ
カルバスが短くなって動作時間が速くできるという効果
が得られる。
以上本発明者によりてなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、演算入力端子
の数は必要に応じて増減してもよ（、レベルシフト用の
ショットキーバリアダイオードの数はＭＥＳＦＥＴＱ２
のカットオフ電圧に応じて増減してもよい、また、抵抗
Ｒ１及びＲ２はＭＥ Ｓ Ｆ ＥＴ−ｔ−抵抗手段又は
電流源として用いるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、演算入力端子
の数は必要に応じて増減してもよ（、レベルシフト用の
ショットキーバリアダイオードの数はＭＥＳＦＥＴＱ２
のカットオフ電圧に応じて増減してもよい、また、抵抗
Ｒ１及びＲ２はＭＥ Ｓ Ｆ ＥＴ−ｔ−抵抗手段又は
電流源として用いるものであってもよい。
この発明は、基本的なＮＡＮＤゲート回路として広く利
用でき、特にＧａＡｓ半導体を用いた論理集積回路等に
利用して有効な効果を奏するものである。
用でき、特にＧａＡｓ半導体を用いた論理集積回路等に
利用して有効な効果を奏するものである。
第１図は、この発明によるＮＡＮＤゲート回路の一実施
例を示す回路図。 第２図は、すでに実用化されている従来のＮ。 Ｒゲート回路の回路図である。 Ｄｉｎｌ〜Ｄｉｎ３・・・・演算入力端子Ｄｏｕｔ
・・・・・・・・演算出力端子Ｄ１〜Ｄ６・・ショット
キーバリアダイオードＲ１，Ｒ２・・・・・・抵抗
例を示す回路図。 第２図は、すでに実用化されている従来のＮ。 Ｒゲート回路の回路図である。 Ｄｉｎｌ〜Ｄｉｎ３・・・・演算入力端子Ｄｏｕｔ
・・・・・・・・演算出力端子Ｄ１〜Ｄ６・・ショット
キーバリアダイオードＲ１，Ｒ２・・・・・・抵抗
Claims (1)
- 【特許請求の範囲】 １、そのカソードが演算入力端子にそれぞれ接続され、
そのアノードがノードＮ１に共通接続された複数のショ
ットキーバリアダイオードと、第１の電源電圧とノード
Ｎ１との間に接続された第１の抵抗手段と、そのアノー
ド側がノードＮ１にまたカソード側がノードＮ２に接続
された直列形態の複数のレベルシフト用ダイオードと、
ノードＮ２と上記第１の電源電圧と逆極性にされた第２
の電源電圧との間に接続された第２の抵抗手段又は電流
源と、上記ノードＮ２の信号を受けるノーマリーオン型
駆動ＭＥＳＦＥＴと負荷手段とから成る出力インバータ
とを具備することを特徴とする論理回路。 ２、上記各回路構成素子は、ガリウム砒素半導体チップ
上に形成されることを特徴とする特許請求の範囲第１項
記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292671A JPS62154918A (ja) | 1985-12-27 | 1985-12-27 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292671A JPS62154918A (ja) | 1985-12-27 | 1985-12-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154918A true JPS62154918A (ja) | 1987-07-09 |
Family
ID=17784790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292671A Pending JPS62154918A (ja) | 1985-12-27 | 1985-12-27 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154918A (ja) |
-
1985
- 1985-12-27 JP JP60292671A patent/JPS62154918A/ja active Pending
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