JPS62262514A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS62262514A JPS62262514A JP61105902A JP10590286A JPS62262514A JP S62262514 A JPS62262514 A JP S62262514A JP 61105902 A JP61105902 A JP 61105902A JP 10590286 A JP10590286 A JP 10590286A JP S62262514 A JPS62262514 A JP S62262514A
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- Pending
Links
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- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
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- 241000951471 Citrus junos Species 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 241000270708 Testudinidae Species 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上のオ・り用分封〕
本発明；言束槓回路に関し、特にショットキーゲート＝
ｉｌｉ界効未トランジスタと７ヨツトキ一接合ダイオー
ドとを含む集積回路に関するものである〇〔従来の技術
〕 レベルに換回路や容量性負荷駆動回路号を含む集積回路
は、現在、種々の用途に使われている。
ｉｌｉ界効未トランジスタと７ヨツトキ一接合ダイオー
ドとを含む集積回路に関するものである〇〔従来の技術
〕 レベルに換回路や容量性負荷駆動回路号を含む集積回路
は、現在、種々の用途に使われている。
、ｆｆ２図は従来の集積回路の一例の回路図である。
従来、この柚の集積回路は、いわゆるレベル変換回路と
呼ばれ第２図に示すように、ゲート及びドレインをそれ
ぞれ入力端子５及び電源４に＋ｘｈしたノーマリオフ型
のショットキーゲート電界効果トランジスタ（以降８Ｂ
−ＦＥＴと称す）１と、５Ｂ−ＦＥ１’ｌのソースと出
力端との間に順方向に接続したンヨットキー接合ダイオ
ード（以降ＳＢ−ダイオードと称す）３と、ドレインを
出力端子７に接続してゲートとノースとを第２の＆ Ｎ
７４子Ｂに接続したノーマリオン型の５ＬＩ−ＦＥＴ
２とで構成される。
呼ばれ第２図に示すように、ゲート及びドレインをそれ
ぞれ入力端子５及び電源４に＋ｘｈしたノーマリオフ型
のショットキーゲート電界効果トランジスタ（以降８Ｂ
−ＦＥＴと称す）１と、５Ｂ−ＦＥ１’ｌのソースと出
力端との間に順方向に接続したンヨットキー接合ダイオ
ード（以降ＳＢ−ダイオードと称す）３と、ドレインを
出力端子７に接続してゲートとノースとを第２の＆ Ｎ
７４子Ｂに接続したノーマリオン型の５ＬＩ−ＦＥＴ
２とで構成される。
ここで、第１の電源４の電位は入力端子５に入力される
入力信号の尚レベル及び低レベルに対してδＢ−ＦＥＴ
Ｉが飽和鎖酸で動作するように選び、又第２の電源８の
電位は第１の電源４の電位より低くかつ５Ｂ−Ｆ’ＥＴ
２が飽和領域で動作する様に選ぶので、従って、５Ｂ−
ＦＥＴ２は定電流億として動作する。
入力信号の尚レベル及び低レベルに対してδＢ−ＦＥＴ
Ｉが飽和鎖酸で動作するように選び、又第２の電源８の
電位は第１の電源４の電位より低くかつ５Ｂ−Ｆ’ＥＴ
２が飽和領域で動作する様に選ぶので、従って、５Ｂ−
ＦＥＴ２は定電流億として動作する。
即ち、この従来例では、定寛九源として動作する５Ｂ−
ＦＥＴ２の働きによる一定値の飽和電流よってＳＢ−ダ
イオード３の両端ソ弘力向電ｌＥざ生じる。そこで、入
力端子５に入力される入力信号のレベルにかかわらず５
Ｂ−ＦＥＴＩのゲート・ソース間の電位差ＶａｓとＳＢ
−ダイオード３の順方向沖、圧とだけレベル変換され、
出力宿子７に出力される。
ＦＥＴ２の働きによる一定値の飽和電流よってＳＢ−ダ
イオード３の両端ソ弘力向電ｌＥざ生じる。そこで、入
力端子５に入力される入力信号のレベルにかかわらず５
Ｂ−ＦＥＴＩのゲート・ソース間の電位差ＶａｓとＳＢ
−ダイオード３の順方向沖、圧とだけレベル変換され、
出力宿子７に出力される。
更にまた、この従来例の集積回路は入力端子５の入力イ
ンピーダンスは島く、出力端子７の出力インピーダンス
は低いので、容重性負荷に対する駆動能力に優れており
高速＆ｉ理動作を行なう論理Ｉｐｌ路網にとってＭ袈な
回路である。
ンピーダンスは島く、出力端子７の出力インピーダンス
は低いので、容重性負荷に対する駆動能力に優れており
高速＆ｉ理動作を行なう論理Ｉｐｌ路網にとってＭ袈な
回路である。
上述した従来の集積回路は、回路を構成する５Ｂ−ＦＥ
ＴＩのゲート・ソース間がショアキー接合きれているの
でその１ｍｍ電電差（通常０．７ Ｖ程度）を越えるよ
うな動作をすると、５Ｂ−ＦＥＴ】の接合部が導通状態
となって誤動作を起すという欠点がある。
ＴＩのゲート・ソース間がショアキー接合きれているの
でその１ｍｍ電電差（通常０．７ Ｖ程度）を越えるよ
うな動作をすると、５Ｂ−ＦＥＴ】の接合部が導通状態
となって誤動作を起すという欠点がある。
父、この５Ｂ−ＦＥＴＩのゲート・ソース間の接合部か
導通状態にならないようにゲート幅を増やす等してｔ＆
谷１ｉｃを大きくすると、今度は、ＳＢ −Ｆ Ｅ Ｔ
２のゲート幅に比べて著しく大きなものとなるため半
導体基板上の素子レイアウトが不均衡となるばかりでな
（，５ｆＪ−Ｆ’ＥＴＩのゲート容量が大きなものとな
シ尚速鯛作比が困難になるという欠点もある。
導通状態にならないようにゲート幅を増やす等してｔ＆
谷１ｉｃを大きくすると、今度は、ＳＢ −Ｆ Ｅ Ｔ
２のゲート幅に比べて著しく大きなものとなるため半
導体基板上の素子レイアウトが不均衡となるばかりでな
（，５ｆＪ−Ｆ’ＥＴＩのゲート容量が大きなものとな
シ尚速鯛作比が困難になるという欠点もある。
不発明の目的は、駆動用のショット中−ゲート電界効呆
トランジスタのゲート・ソース間が導通状態になること
による誤製作を防止し、かつ高速なレベル変換動作が可
能な集積回路を提供することにある。
トランジスタのゲート・ソース間が導通状態になること
による誤製作を防止し、かつ高速なレベル変換動作が可
能な集積回路を提供することにある。
本発明の集積回路は、第１の１ＬＷ端と出力端との間に
順方向に直列に接続した第１及び第２のダイオードと、
ゲートを入力端とし前記第１の電源端及び前記第１及び
第２のダイオードの間の接続点にそれぞれドレイン及び
ソースを接続した第１のトランジスタと、前記出力端に
ドレインを接続しゲートとソースとを第２の電源端に接
続した第２のトランジスタとを含んで構成される。
順方向に直列に接続した第１及び第２のダイオードと、
ゲートを入力端とし前記第１の電源端及び前記第１及び
第２のダイオードの間の接続点にそれぞれドレイン及び
ソースを接続した第１のトランジスタと、前記出力端に
ドレインを接続しゲートとソースとを第２の電源端に接
続した第２のトランジスタとを含んで構成される。
次に、不発明の実施例について図面を膠解し、て説明す
る。
る。
第１図は不発明の一実力例の回路図である０この実施例
は、第１図に示すように、第１の電源４と出力端子７ど
の間に順方向に直列に接続した第１及び第２のＳ［３−
ダイオード９及び３と、ゲートを入力端子５と接続し第
１の電源４及び第１及び第２の８１４−ダイオード９及
び３の間の接続点６にそれぞれドレイン及びソースを接
続したノーマリオフ型の５Ｂ−ＦＥＴＩと、出力端子７
にドレイ／を接続しゲートとソースとを第２の電源８に
接続したノーマリオン型の５Ｂ−ＦＥＴ２とで構成され
る。
は、第１図に示すように、第１の電源４と出力端子７ど
の間に順方向に直列に接続した第１及び第２のＳ［３−
ダイオード９及び３と、ゲートを入力端子５と接続し第
１の電源４及び第１及び第２の８１４−ダイオード９及
び３の間の接続点６にそれぞれドレイン及びソースを接
続したノーマリオフ型の５Ｂ−ＦＥＴＩと、出力端子７
にドレイ／を接続しゲートとソースとを第２の電源８に
接続したノーマリオン型の５Ｂ−ＦＥＴ２とで構成され
る。
ここで、電源４の官位は、高ノベルの入力信号に対して
駆動用のＳ＋３− ’）；’ Ｅ Ｔ ］が飽飽和域で
動作ししかも＾レベルの入力信号レベル以上でかつＳＢ
−ダイオード９のクラングミ玉取下になるように選び、
又、電源８の電位は電源４の１位より低電位でしかもＳ
Ｂ −Ｆ Ｅ ’ｌ’ １及び２が飽和領域で動作し
かつＳＢ−ダイオード３にかかる電圧が順方向になるよ
うに選ばなければならない。
駆動用のＳ＋３− ’）；’ Ｅ Ｔ ］が飽飽和域で
動作ししかも＾レベルの入力信号レベル以上でかつＳＢ
−ダイオード９のクラングミ玉取下になるように選び、
又、電源８の電位は電源４の１位より低電位でしかもＳ
Ｂ −Ｆ Ｅ ’ｌ’ １及び２が飽和領域で動作し
かつＳＢ−ダイオード３にかかる電圧が順方向になるよ
うに選ばなければならない。
次に、この実施例の動作について説明すると、駆動用の
５Ｂ−ＦＥ’ｔ”１と並列ＫＳＢＳグーオード９か接続
され１いるので入力信号のレベルに応じてＩ Ｄｓｓが
両省に分光される。即ら、人力信号のレベルが低レベル
の’ＪＡ ’Ｍは５Ｂ−ダイオード９によってす点６の
電位はクランプされ、出力端子７にはレベル変保きれた
低レベルが出力される。このとき飽和型かｃよりＳＳの
分光電流は主に５ｉ１１−ダイオード９に９＋Ｃれ、特
に低レベルの取位がＳ ）Ｊ −ダイオード９によりク
ランプされた電位よシも低電位の場合では、５Ｂ−１″
ＥＴＩはオフ状態となり、飽和電流ＩＤ５ｓは全てＳＢ
−ダイオード９恨１ｊに流れクランプ電圧で決まる低レ
ベルが出力端子７に出力される。−刀、入力信号レベル
が高レベルの場合、５Ｂ−ＦＥＴＩ’を匠れる分流′Ｉ
ｌ流は低レベル入力時よりも大きな値となり、反対にＳ
Ｂ−ダイオード９を苑れる分流を匠は小ざな値となるた
め、接点６の電位は８Ｂ−ダイオード９に訛れる分流室
ｖＩＣの減少に応じて為電位となり出力端子７にはレベ
ル変換された高レベルが出力される。
５Ｂ−ＦＥ’ｔ”１と並列ＫＳＢＳグーオード９か接続
され１いるので入力信号のレベルに応じてＩ Ｄｓｓが
両省に分光される。即ら、人力信号のレベルが低レベル
の’ＪＡ ’Ｍは５Ｂ−ダイオード９によってす点６の
電位はクランプされ、出力端子７にはレベル変保きれた
低レベルが出力される。このとき飽和型かｃよりＳＳの
分光電流は主に５ｉ１１−ダイオード９に９＋Ｃれ、特
に低レベルの取位がＳ ）Ｊ −ダイオード９によりク
ランプされた電位よシも低電位の場合では、５Ｂ−１″
ＥＴＩはオフ状態となり、飽和電流ＩＤ５ｓは全てＳＢ
−ダイオード９恨１ｊに流れクランプ電圧で決まる低レ
ベルが出力端子７に出力される。−刀、入力信号レベル
が高レベルの場合、５Ｂ−ＦＥＴＩ’を匠れる分流′Ｉ
ｌ流は低レベル入力時よりも大きな値となり、反対にＳ
Ｂ−ダイオード９を苑れる分流を匠は小ざな値となるた
め、接点６の電位は８Ｂ−ダイオード９に訛れる分流室
ｖＩＣの減少に応じて為電位となり出力端子７にはレベ
ル変換された高レベルが出力される。
通伏態にはならないので、従来例のように飽和電流がす
べて８Ｂ−ＦＥＴＩに流れる回路構成に比べ、５Ｂ−Ｆ
ＥＴＩのゲート幅を増す等して亀匝谷量を大きくする必
要はない０ 〔発明の効果〕 以上説明したように本発明は、レベルに％回路の駆動用
の７．ットキーゲート電界効果トランジスタに並列に７
．ットキー接合ダイオードを順方向に接続することによ
って、駆ｍｍの７１．トキーゲート電界効果トランジス
タのゲート・ソース間が帰趨状態になることによる誤１
１［１１１作を防止し、かつ高速なレベル変換動作を可
能にするという効果がある。
べて８Ｂ−ＦＥＴＩに流れる回路構成に比べ、５Ｂ−Ｆ
ＥＴＩのゲート幅を増す等して亀匝谷量を大きくする必
要はない０ 〔発明の効果〕 以上説明したように本発明は、レベルに％回路の駆動用
の７．ットキーゲート電界効果トランジスタに並列に７
．ットキー接合ダイオードを順方向に接続することによ
って、駆ｍｍの７１．トキーゲート電界効果トランジス
タのゲート・ソース間が帰趨状態になることによる誤１
１［１１１作を防止し、かつ高速なレベル変換動作を可
能にするという効果がある。
第１図は不発明の一実施例の回路図、第２図は従来の梁
構回路の一例の回路図である。 １・・・・・・５８−ＦＥＴ、２・・・・・５Ｂ−ＦＥ
Ｔ、３・・・・・・ＳＢ−ダイオード、４・・・・・電
源、５・・・・・・入力端子、７・・・・・・出力端子
、８・・・・・・電源、９・・・・・・ＳＢ−ダイオー
ド。 、）、 代理人 弁理士 内 原 晋 ゛。 茅 １ 訓 第Ｚ箆 ／：５［５−ＦＥｒ ２；Ｓβ−ＦＥＴ ３ご ＳＢ−会１イ≧Ｆ−Ｔ。 ４、・重ｉハ１ ！：入ｆ′Ｊ鵜弓 ｌ：搏陸た。 ７′但力ｋｇ／＋テ ｅ：’ｇ７余 り、゛ ５ａ−ｙ’４；ｌ−Ｆ。
構回路の一例の回路図である。 １・・・・・・５８−ＦＥＴ、２・・・・・５Ｂ−ＦＥ
Ｔ、３・・・・・・ＳＢ−ダイオード、４・・・・・電
源、５・・・・・・入力端子、７・・・・・・出力端子
、８・・・・・・電源、９・・・・・・ＳＢ−ダイオー
ド。 、）、 代理人 弁理士 内 原 晋 ゛。 茅 １ 訓 第Ｚ箆 ／：５［５−ＦＥｒ ２；Ｓβ−ＦＥＴ ３ご ＳＢ−会１イ≧Ｆ−Ｔ。 ４、・重ｉハ１ ！：入ｆ′Ｊ鵜弓 ｌ：搏陸た。 ７′但力ｋｇ／＋テ ｅ：’ｇ７余 り、゛ ５ａ−ｙ’４；ｌ−Ｆ。
Claims (1)
- 第１の電源端と出力端との間に順方向に直列に接続した
第１及び第２のダイオードと、ゲートを入力端とし前記
１の電源端及び前記第１及び第２のダイオードの間の接
続点にそれぞれドレイン及びソースを接続した第１のト
ランジスタと、前記出力端にドレインを接続しゲートと
ソースとを第２の電源端に接続した第２のトランジスタ
とを含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105902A JPS62262514A (ja) | 1986-05-08 | 1986-05-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105902A JPS62262514A (ja) | 1986-05-08 | 1986-05-08 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62262514A true JPS62262514A (ja) | 1987-11-14 |
Family
ID=14419812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105902A Pending JPS62262514A (ja) | 1986-05-08 | 1986-05-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62262514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
-
1986
- 1986-05-08 JP JP61105902A patent/JPS62262514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051993A (en) * | 1993-02-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Level shift circuit compensating for circuit element characteristic variations |
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