JPS62151949A - 処理能力測定回路 - Google Patents
処理能力測定回路Info
- Publication number
- JPS62151949A JPS62151949A JP60290863A JP29086385A JPS62151949A JP S62151949 A JPS62151949 A JP S62151949A JP 60290863 A JP60290863 A JP 60290863A JP 29086385 A JP29086385 A JP 29086385A JP S62151949 A JPS62151949 A JP S62151949A
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- JP
- Japan
- Prior art keywords
- time
- cpu
- software
- run
- gate
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（ＣＰ Ｕ）の処理時間を測定
する処理能力測定回路に関するものである。
する処理能力測定回路に関するものである。
従来この種の測定を行うに際しては、第２図に示される
ように、ソフトウェアによってなされていた。すなわち
、一定時間毎に入る割込により、プログラムが走り出し
、全ての処理を終了するとＨＡＬＴ状態となる処理がく
り返されるような交換プログラムでは、比較的長い時間
（Ｔ）のうちＲＵＮしている時間（Ｔａ ）を求め、Ｔ
Ｒ／Ｔで処理に要したＣＰＵの処理時間を求める。この
ような測定を行う為には、測定開始時に、ソフト上で持
つカウンタをＯとする（ステップ■）。
ように、ソフトウェアによってなされていた。すなわち
、一定時間毎に入る割込により、プログラムが走り出し
、全ての処理を終了するとＨＡＬＴ状態となる処理がく
り返されるような交換プログラムでは、比較的長い時間
（Ｔ）のうちＲＵＮしている時間（Ｔａ ）を求め、Ｔ
Ｒ／Ｔで処理に要したＣＰＵの処理時間を求める。この
ような測定を行う為には、測定開始時に、ソフト上で持
つカウンタをＯとする（ステップ■）。
Ｃ０ＵＮＴ＝０
また、同時にハード上で持つタイマカウンタをクリアす
る。このタイマカウンタは一定時間毎にカウントアンプ
され、経過時間を測定する。
る。このタイマカウンタは一定時間毎にカウントアンプ
され、経過時間を測定する。
一方、交換処理中には、ＣＰＵがＲＵＮの状態に入る直
前にタイマカウンタをリードする（カウントＡ）。それ
から、ＨＡＬＴの状態にはいる直前にタイマカウンタを
リードする（カウントＢ）。
前にタイマカウンタをリードする（カウントＡ）。それ
から、ＨＡＬＴの状態にはいる直前にタイマカウンタを
リードする（カウントＢ）。
リードされたカウント値から、Ｂ−Ａを演算して、ｃｐ
ｕのＲＵＮタイムＴ１ を求め、Ｃ０ｔＪＮＴに格納す
る（ステップ■）。
ｕのＲＵＮタイムＴ１ を求め、Ｃ０ｔＪＮＴに格納す
る（ステップ■）。
Ｃ０ＵＮＴ＝Ｂ−Ａ
ＨＡＬＴ状態からさらにｃｐｕのＲＵＮ、ＨＡＬＴ状態
に入る直前にクイマカウンクをリードする（カウントＣ
，カウントＤ）。リードされたカウント値から、Ｄ−Ｃ
を演算して、ＣＰＵの次のＲＵＮタイムＴ２を求め、こ
のＲＵ Ｎタイム下２に前のＲＵＮタイムＴＩを加えて
ＣＯＵ Ｎ Ｔに格納する（ステップ■）。
に入る直前にクイマカウンクをリードする（カウントＣ
，カウントＤ）。リードされたカウント値から、Ｄ−Ｃ
を演算して、ＣＰＵの次のＲＵＮタイムＴ２を求め、こ
のＲＵ Ｎタイム下２に前のＲＵＮタイムＴＩを加えて
ＣＯＵ Ｎ Ｔに格納する（ステップ■）。
Ｃ０ＵＮＴ＝ＣＯＵＮＴ＋ （Ｄ−Ｃ）以後、同様の操
作を行って、例えば１分後（Ｔ）にストップする。これ
より求まるＣ ＯＵ Ｎ ′Ｆの値がソフトウェア命令
のＣＰＵにかかった処理時間となる。
作を行って、例えば１分後（Ｔ）にストップする。これ
より求まるＣ ＯＵ Ｎ ′Ｆの値がソフトウェア命令
のＣＰＵにかかった処理時間となる。
上述した従来の方法で求まる測定時間には、第２図で示
した処理そのものの時間も含まれる。このため、第２図
で示した’ｒ、 ＋１”２１−Ｔ３の幅（ＣＰＵのＲ
ＵＮ時間）が大きければ、大きい程タイマー処理の時間
による誤差員、小さいが、Ｒ，ｔＪ Ｎ時間の幅が狭い
とそれだけ誤差が大きくなるので、この方法で求まる測
定時間は、正確さに欠ＬＪるという欠点がある。
した処理そのものの時間も含まれる。このため、第２図
で示した’ｒ、 ＋１”２１−Ｔ３の幅（ＣＰＵのＲ
ＵＮ時間）が大きければ、大きい程タイマー処理の時間
による誤差員、小さいが、Ｒ，ｔＪ Ｎ時間の幅が狭い
とそれだけ誤差が大きくなるので、この方法で求まる測
定時間は、正確さに欠ＬＪるという欠点がある。
さらに処理能力測定のために、命令に何ら関係のない不
必要なタイマの処理をソフトウェア上に一時的に付加す
ることは、交換ソフトウェアの品質を落とすことになる
。
必要なタイマの処理をソフトウェア上に一時的に付加す
ることは、交換ソフトウェアの品質を落とすことになる
。
本発明の目的は、交換ソフトウェアの品質を落とすこと
なく中央処理装置の処理時間を正確に測定することがで
きる処理能力測定回路を提供することにある。
なく中央処理装置の処理時間を正確に測定することがで
きる処理能力測定回路を提供することにある。
ｃ問題点を解決するための手段〕
本発明の処理能力測定回路は、中央処理装置からの指示
により中央処理装置の命令実行中のみ起動指令を出力す
る指令手段と、所定時間内に起動指令を条件にクロック
パルスを出力するパルス発生手段と、パルス発生手段の
出力パルスを計数する計数手段と、計数手段の計数結果
を中央処理装置の処理時間として表示する表示手段とを
有することを特徴とする。
により中央処理装置の命令実行中のみ起動指令を出力す
る指令手段と、所定時間内に起動指令を条件にクロック
パルスを出力するパルス発生手段と、パルス発生手段の
出力パルスを計数する計数手段と、計数手段の計数結果
を中央処理装置の処理時間として表示する表示手段とを
有することを特徴とする。
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例の回路図である。中央処理装
置（ＣＰｔＪ）１には指令手段としてのフリップフロッ
プ２が接続されている。フリップフロップ２はｃｐｕｉ
からＣＰＵのＲＵＮ状態を知らせる指示が発せられると
セットされ、ＣＰＵ１からＣＰＵのＨＡＬＴ状態を知ら
せる指示が発せられるとリセットされる。すなわちフリ
ップフロップ２はＣＰＵＩのＲＵＮ命令実行「１】のみ
起動指令としてハイレベルの信号を出力するようになっ
ている。そしてフリップフロップ２の出力信号はパルス
発生手段の一部を構成するへＮＤゲート３に供給される
。ＡＮＤゲー１−３には基準クロック発生器４からＱ、
１ｍｓのクロックパルスが供給されていると共に、ＣＰ
ＵＩの起動命令により所定時間、例えば１００秒間ハイ
レベルの信号を出力するタイマ５の信号が供給されるよ
うになっている。すなわちＡＮＤゲート３はフリップフ
ロップ２の出力信号を条件に、１００秒間Ｑ、１ｍｓの
クロックパルスを通過するようになっている。
置（ＣＰｔＪ）１には指令手段としてのフリップフロッ
プ２が接続されている。フリップフロップ２はｃｐｕｉ
からＣＰＵのＲＵＮ状態を知らせる指示が発せられると
セットされ、ＣＰＵ１からＣＰＵのＨＡＬＴ状態を知ら
せる指示が発せられるとリセットされる。すなわちフリ
ップフロップ２はＣＰＵＩのＲＵＮ命令実行「１】のみ
起動指令としてハイレベルの信号を出力するようになっ
ている。そしてフリップフロップ２の出力信号はパルス
発生手段の一部を構成するへＮＤゲート３に供給される
。ＡＮＤゲー１−３には基準クロック発生器４からＱ、
１ｍｓのクロックパルスが供給されていると共に、ＣＰ
ＵＩの起動命令により所定時間、例えば１００秒間ハイ
レベルの信号を出力するタイマ５の信号が供給されるよ
うになっている。すなわちＡＮＤゲート３はフリップフ
ロップ２の出力信号を条件に、１００秒間Ｑ、１ｍｓの
クロックパルスを通過するようになっている。
そしてこのクロックパルスは計数手段としての１０進カ
ウンタ６−１ａ〜６−７ａに順次供給される。これら１
０進カウンタは、カウンタ６−１ａから６−７ａに向か
って上位桁をカウントするようになっている。１０進カ
ウンタ６−１ａ〜６−７ａはＡＮＤゲート３の出力パル
スを順次計数し、計数結果を表示手段としての表示器６
−１ｂ〜６−７ｂに出力するようになっている。各表示
器６−１ｂ〜６−７ｂは各１０進カウンタのカウント値
を表示するようになっている。すなわち、表示器６−１
ｂは０．１ｍｓの桁を表示し、同様にして表示器６−２
ｂ 〜６−７ｂはそれぞれｌ ｍ ｓ 。
ウンタ６−１ａ〜６−７ａに順次供給される。これら１
０進カウンタは、カウンタ６−１ａから６−７ａに向か
って上位桁をカウントするようになっている。１０進カ
ウンタ６−１ａ〜６−７ａはＡＮＤゲート３の出力パル
スを順次計数し、計数結果を表示手段としての表示器６
−１ｂ〜６−７ｂに出力するようになっている。各表示
器６−１ｂ〜６−７ｂは各１０進カウンタのカウント値
を表示するようになっている。すなわち、表示器６−１
ｂは０．１ｍｓの桁を表示し、同様にして表示器６−２
ｂ 〜６−７ｂはそれぞれｌ ｍ ｓ 。
１０ｍ５，１００ｍ５．ｉｓ、１０ｓ、１００ｓの桁を
表示する。１００秒経過後の表示器６−１ｂ〜６−７ｂ
における表示は、この時間内におけるＣＰＵのＲＵＮ状
態の積算時間を表示している。
表示する。１００秒経過後の表示器６−１ｂ〜６−７ｂ
における表示は、この時間内におけるＣＰＵのＲＵＮ状
態の積算時間を表示している。
その後、１０進カウンタ６−１ａ〜６−７ａは、後の測
定に備えて初期化される。このように本実施例において
は、ＣＰＵＩのＲＵＮ技ｆｉのときにＡＮＤゲート３か
ら出力されるクロックパルスを１０進カウンタ６−１ａ
〜６−７ａにより計数し、計数結果をＲＵＮ時間として
表示器（３−１１１〜Ｇ−７ｂに表示することができる
ので、ソフトウェアに負荷をかげることなくＣＰＵＩの
処理時間を正確に測定することができる。
定に備えて初期化される。このように本実施例において
は、ＣＰＵＩのＲＵＮ技ｆｉのときにＡＮＤゲート３か
ら出力されるクロックパルスを１０進カウンタ６−１ａ
〜６−７ａにより計数し、計数結果をＲＵＮ時間として
表示器（３−１１１〜Ｇ−７ｂに表示することができる
ので、ソフトウェアに負荷をかげることなくＣＰＵＩの
処理時間を正確に測定することができる。
以上、説明したように、本発明は、交換ソフトウェアの
処理能力を測定するごとにより、従来のような測定値の
誤差をなくし、ソフトウェアに負荷をかけることなく、
正確な処理時間を測定できる。
処理能力を測定するごとにより、従来のような測定値の
誤差をなくし、ソフトウェアに負荷をかけることなく、
正確な処理時間を測定できる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の処理時間測定方法を説明するための図である。 １・・・・・演算装置 ２・・・・・フリップフロップ回１／＆３・・・・・Ａ
ＮＤゲート ４・・・・・基準クロック発生器 ５・・・・・タイマ
の処理時間測定方法を説明するための図である。 １・・・・・演算装置 ２・・・・・フリップフロップ回１／＆３・・・・・Ａ
ＮＤゲート ４・・・・・基準クロック発生器 ５・・・・・タイマ
Claims (1)
- （１）中央処理装置からの指示により中央処理装置の命
令実行中のみ起動指令を出力する指令手段と、所定時間
内に起動指令を条件にクロックパルスを出力するパルス
発生手段と、パルス発生手段の出力パルスを計数する計
数手段と、計数手段の計数結果を中央処理装置の処理時
間として表示する表示手段とを有することを特徴とする
処理能力測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290863A JPS62151949A (ja) | 1985-12-25 | 1985-12-25 | 処理能力測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290863A JPS62151949A (ja) | 1985-12-25 | 1985-12-25 | 処理能力測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151949A true JPS62151949A (ja) | 1987-07-06 |
Family
ID=17761466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290863A Pending JPS62151949A (ja) | 1985-12-25 | 1985-12-25 | 処理能力測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493655B1 (en) | 1999-06-25 | 2002-12-10 | Nec Corporation | Apparatus for measuring throughput and method of measuring throughput |
-
1985
- 1985-12-25 JP JP60290863A patent/JPS62151949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493655B1 (en) | 1999-06-25 | 2002-12-10 | Nec Corporation | Apparatus for measuring throughput and method of measuring throughput |
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