JP2663482B2 - 測定回路 - Google Patents
測定回路Info
- Publication number
- JP2663482B2 JP2663482B2 JP4320588A JP4320588A JP2663482B2 JP 2663482 B2 JP2663482 B2 JP 2663482B2 JP 4320588 A JP4320588 A JP 4320588A JP 4320588 A JP4320588 A JP 4320588A JP 2663482 B2 JP2663482 B2 JP 2663482B2
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- Japan
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- time length
- counting
- time
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- significant level
- Prior art date
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- Measurement Of Unknown Time Intervals (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は測定回路に関し、特にディジタル機器のメモ
リバス、転送バスや更にはCPU等の性能を測定する測定
回路に関する。
リバス、転送バスや更にはCPU等の性能を測定する測定
回路に関する。
従来技術 従来のこの種の性能測定回路においては、直列ディジ
タル入力信号の“1"または“0"レベルの有意のレベルの
波形測定を行うことが必要となるが、この場合オシロス
コープやメモリ付きディジタルロジックアナライザを用
いて有意レベルの時間を観測してその最大値、最小値及
び平均値等を求めている。尚、この直列ディジタル信号
としては、例えば入出力機器の転送において転送要求信
号があり、この転送要求信号の時間長の最大、最小及び
平均値等の観測がなされる。
タル入力信号の“1"または“0"レベルの有意のレベルの
波形測定を行うことが必要となるが、この場合オシロス
コープやメモリ付きディジタルロジックアナライザを用
いて有意レベルの時間を観測してその最大値、最小値及
び平均値等を求めている。尚、この直列ディジタル信号
としては、例えば入出力機器の転送において転送要求信
号があり、この転送要求信号の時間長の最大、最小及び
平均値等の観測がなされる。
上述した従来の観測方法では、最小値、最大値及び平
均値を求めるには、ブラウン管上の“0"、“1"レベル信
号を目視により確認して机上計算を必要とする他に、長
時間に渡っての観測を強いられると共に、観測精度が悪
いという欠点がある。
均値を求めるには、ブラウン管上の“0"、“1"レベル信
号を目視により確認して机上計算を必要とする他に、長
時間に渡っての観測を強いられると共に、観測精度が悪
いという欠点がある。
発明の目的 本発明はディジタル機器の性能測定を精度良く自動的
に効率良く行うことが可能な測定回路を提供することを
目的としている。
に効率良く行うことが可能な測定回路を提供することを
目的としている。
発明の構成 本発明による測定回路は、入力直列ディジタル信号の
２値レベルのうち有意レベルについての観測時間を設定
するタイマ手段と、前記観測時間内において前記有意レ
ベルの発生個数を計数する個数計数手段と、前記観測時
間内において前記有意レベルの最大時間長及び最小時間
長を夫々計数する時間長計数手段と、前記観測時間内に
おいて前記有意レベルの総時間長を積算計数する総時間
長計数手段と、前記総時間長を前記発生個数で除算する
演算手段とを有し、前記演算手段の演算結果、前記最大
及び最小時間長を可視表示するようにしたことを特徴と
している。
２値レベルのうち有意レベルについての観測時間を設定
するタイマ手段と、前記観測時間内において前記有意レ
ベルの発生個数を計数する個数計数手段と、前記観測時
間内において前記有意レベルの最大時間長及び最小時間
長を夫々計数する時間長計数手段と、前記観測時間内に
おいて前記有意レベルの総時間長を積算計数する総時間
長計数手段と、前記総時間長を前記発生個数で除算する
演算手段とを有し、前記演算手段の演算結果、前記最大
及び最小時間長を可視表示するようにしたことを特徴と
している。
実施例 以下、本発明の実施例を図面を用いて説明する。
第１図は本発明の実施例の回路図であり、第２図
（ａ）〜（ｉ）は第１図の回路の各部信号ａ〜ｉの波形
である。両図において、観測対象となる直列ディジタル
信号はＤタイプFF（フリップフロップ）１のデータ入力
となり、クロック信号発生器２からのクロックｂにより
当該クロックｂに同期したディジタル信号ａとなる。
（ａ）〜（ｉ）は第１図の回路の各部信号ａ〜ｉの波形
である。両図において、観測対象となる直列ディジタル
信号はＤタイプFF（フリップフロップ）１のデータ入力
となり、クロック信号発生器２からのクロックｂにより
当該クロックｂに同期したディジタル信号ａとなる。
タイマ回路３は測定時間を決定する信号ｃを発生する
ものであり、予め定められた時間（ｔ）だけアンドゲー
ト５を開とし、その間クロックｂを通過せしめてアンド
ゲート４へ供給する。アンドゲート４ではFF1のＱ出力
ａがクロックｂによりサンプリングされ、このサンプリ
ング結果ｄがカウンタ７及び８へ夫々印加される。
ものであり、予め定められた時間（ｔ）だけアンドゲー
ト５を開とし、その間クロックｂを通過せしめてアンド
ゲート４へ供給する。アンドゲート４ではFF1のＱ出力
ａがクロックｂによりサンプリングされ、このサンプリ
ング結果ｄがカウンタ７及び８へ夫々印加される。
カウンタ７はサンプリング結果ｄを計数し、FF1のＱ
出力ａが“1"レベルから“0"レベルに遷移する毎にその
計数内容がリセットされるようになっており、よってこ
のカウンタ７の計数内容はディジタル入力信号ａの“1"
レベルの時間長の最新値ｅを常に示していることにな
る。カウンタ８はサンプリング結果ｄを積算して計数す
るものであり、よって測定時間（ｔ）内におけるディジ
タル入力信号ａの“1"レベルの総時間長ｆを示している
ことになる。
出力ａが“1"レベルから“0"レベルに遷移する毎にその
計数内容がリセットされるようになっており、よってこ
のカウンタ７の計数内容はディジタル入力信号ａの“1"
レベルの時間長の最新値ｅを常に示していることにな
る。カウンタ８はサンプリング結果ｄを積算して計数す
るものであり、よって測定時間（ｔ）内におけるディジ
タル入力信号ａの“1"レベルの総時間長ｆを示している
ことになる。
一方、FF1のＱ出力ａはタイマ回路３の出力ｃとアン
ドゲート６にてアンドがとられ、このアンド出力がカウ
ンタ９にて計数される。すなわち、測定時間（ｔ）内に
おける入力信号“1"レベルの発生個数ｇがこのカウンタ
９にて計数されるのである。
ドゲート６にてアンドがとられ、このアンド出力がカウ
ンタ９にて計数される。すなわち、測定時間（ｔ）内に
おける入力信号“1"レベルの発生個数ｇがこのカウンタ
９にて計数されるのである。
カウンタ７の出力ｅは、比較器10、アンドゲート11及
びレジスタ12によりなる最大値計数回路へ入力され、レ
ジスタ12の内容と比較器10にて比較されて大きい方の値
がレジスタ12に残る。よって、レジスタ12には測定時間
（ｔ）内の“1"レベルの最大時間長ｈが保持されること
になる。
びレジスタ12によりなる最大値計数回路へ入力され、レ
ジスタ12の内容と比較器10にて比較されて大きい方の値
がレジスタ12に残る。よって、レジスタ12には測定時間
（ｔ）内の“1"レベルの最大時間長ｈが保持されること
になる。
また、カウンタ７の出力ｅは、比較器13、アンドゲー
ト14及びレジスタ15によりなる最小値計数回路へ入力さ
れ、レジスタ15の内容と比較器13にて比較されて小さい
方の値がレジスタ15内に残る。よって、レジスタ15には
測定時間（ｔ）内の“1"レベルの最小時間ｉが保持され
ることになる。
ト14及びレジスタ15によりなる最小値計数回路へ入力さ
れ、レジスタ15の内容と比較器13にて比較されて小さい
方の値がレジスタ15内に残る。よって、レジスタ15には
測定時間（ｔ）内の“1"レベルの最小時間ｉが保持され
ることになる。
CPU16は演算回路であり、上記の各種h,i,f,gが夫々入
力されてこれ等測定値を基に次の演算処理が行われる。
力されてこれ等測定値を基に次の演算処理が行われる。
測定時間（ｔ）内における“1"レベルの平均値 ＝“1"レベル総時間長（ｆ） ÷“1"レベル発生個数（ｇ） 第２図の具体的数値例では、上式の値は16/3≒5.3と
なり、よって入力ディジタル信号の有意“1"レベルの平
均長さはクロックｂの5.3個分の長さに相当する。すな
わち、クロックｂが100msであれば、100×5.3＝530msで
あり、測定時間をｔ＝10secとすると、 （530/10,000）×100＝5.3％ となって、5.3％の使用率（直列ディジタル信号の“1"
レベルの使用率）をCPU16にて求めることができ、これ
を表示器17に表示するのである。
なり、よって入力ディジタル信号の有意“1"レベルの平
均長さはクロックｂの5.3個分の長さに相当する。すな
わち、クロックｂが100msであれば、100×5.3＝530msで
あり、測定時間をｔ＝10secとすると、 （530/10,000）×100＝5.3％ となって、5.3％の使用率（直列ディジタル信号の“1"
レベルの使用率）をCPU16にて求めることができ、これ
を表示器17に表示するのである。
また、“1"レベルの最大時間長ｈ＝７及び最小時間長
ｉ＝４を夫々表示器17にて可視表示することができるこ
とは明白である。
ｉ＝４を夫々表示器17にて可視表示することができるこ
とは明白である。
発明の効果 叙上の如く、本発明によれば、入力ディジタル信号の
有意レベルの発生回数、発生時間、発生平均値、最大時
間長、最小時間長、使用率等を自動的に正確に測定する
ことができ、ディジタル機器の性能測定を精度良く観測
することが可能となるという効果がある。
有意レベルの発生回数、発生時間、発生平均値、最大時
間長、最小時間長、使用率等を自動的に正確に測定する
ことができ、ディジタル機器の性能測定を精度良く観測
することが可能となるという効果がある。
第１図は本発明の実施例の回路図、第２図は第１図の回
路の各部信号波形を示す図である。 主要部分の符号の説明 ２……クロック発生器 ３……タイマ回路 ７……有意レベル時間長計数カウンタ ８……有意レベル積算時間長計数カウンタ ９……有意レベル発生回数計数カウンタ 10……比較器 12……最大値レジスタ 13……比較器 15……最小値レジスタ 16……CPU
路の各部信号波形を示す図である。 主要部分の符号の説明 ２……クロック発生器 ３……タイマ回路 ７……有意レベル時間長計数カウンタ ８……有意レベル積算時間長計数カウンタ ９……有意レベル発生回数計数カウンタ 10……比較器 12……最大値レジスタ 13……比較器 15……最小値レジスタ 16……CPU
Claims (1)
- 【請求項１】入力直列ディジタル信号の２値レベルのう
ち有意レベルについての観測時間を設定するタイマ手段
と、前記観測時間内において前記有意レベルの発生個数
を計数する個数計数手段と、前記観測時間内において前
記有意レベルの最大時間長及び最小時間長を夫々計数す
る時間長計数手段と、前記観測時間内において前記有意
レベルの総時間長を積算計数する総時間長計数手段と、
前記総時間長を前記発生個数で除算する演算手段とを有
し、前記演算手段の演算結果、前記最大及び最小時間長
を可視表示するようにしたことを特徴とする測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320588A JP2663482B2 (ja) | 1988-02-25 | 1988-02-25 | 測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320588A JP2663482B2 (ja) | 1988-02-25 | 1988-02-25 | 測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217268A JPH01217268A (ja) | 1989-08-30 |
| JP2663482B2 true JP2663482B2 (ja) | 1997-10-15 |
Family
ID=12657425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320588A Expired - Lifetime JP2663482B2 (ja) | 1988-02-25 | 1988-02-25 | 測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663482B2 (ja) |
-
1988
- 1988-02-25 JP JP4320588A patent/JP2663482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01217268A (ja) | 1989-08-30 |
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