JPS62150986A - 表示制御クロツク作成回路 - Google Patents
表示制御クロツク作成回路Info
- Publication number
- JPS62150986A JPS62150986A JP29160585A JP29160585A JPS62150986A JP S62150986 A JPS62150986 A JP S62150986A JP 29160585 A JP29160585 A JP 29160585A JP 29160585 A JP29160585 A JP 29160585A JP S62150986 A JPS62150986 A JP S62150986A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- display control
- oscillation
- divided
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビ信号の水平同期信号と同期がとれた文
字多重受信機用の表示制御クロックを作成する回路に関
するものである。
字多重受信機用の表示制御クロックを作成する回路に関
するものである。
２ペーノ
従来の技術
文字多重用受信機で使用される表示制御用クロックとし
ては、文字多重放送の規格で水平方向に２４８ドツトを
ＣＲＴ上に表示する必要性から、水平同期信号と同期し
かつ１５ ｆ ８ Ｃ→５．７３ ＭＨｚ（ｆ８ｏ：ク
ロマサブキャリヤーの周波数物３．６８ＭＨｚ ）が使
用される。
ては、文字多重放送の規格で水平方向に２４８ドツトを
ＣＲＴ上に表示する必要性から、水平同期信号と同期し
かつ１５ ｆ ８ Ｃ→５．７３ ＭＨｚ（ｆ８ｏ：ク
ロマサブキャリヤーの周波数物３．６８ＭＨｚ ）が使
用される。
そこで、従来には、２６゜＝４ ｅｓ ｓｆＨ（ｆＨ：
水平同期信号の周波数−； １５．７３４ＫＨ２）の関
係に基き、まずａ ｆ 、 、 ＝ ２８．６ ＭＨｚ
の発振信号を作成し、その発振出力信号を１／ 分周
して、その１８２゜ 分周出力信号と水平同期信号とを位相検波して、８ｆ８
ｏの発振回路をコントロールするＰＬＩ、回路を構成す
ることにより水平同期信号と同期をとり、その８ｆｓｃ
の発振信号出力を１１５分周して所望の水平同期信号と
同期のとれたＢ／６ｆｓ ｃ→ｔｓ、 ７３ＭＨ２の表
示制御用クロックを作成するようにしていた。
水平同期信号の周波数−； １５．７３４ＫＨ２）の関
係に基き、まずａ ｆ 、 、 ＝ ２８．６ ＭＨｚ
の発振信号を作成し、その発振出力信号を１／ 分周
して、その１８２゜ 分周出力信号と水平同期信号とを位相検波して、８ｆ８
ｏの発振回路をコントロールするＰＬＩ、回路を構成す
ることにより水平同期信号と同期をとり、その８ｆｓｃ
の発振信号出力を１１５分周して所望の水平同期信号と
同期のとれたＢ／６ｆｓ ｃ→ｔｓ、 ７３ＭＨ２の表
示制御用クロックを作成するようにしていた。
第４図にそのような従来例の表示制御クロック作成回路
を示す。図中、１は８ｆＢｏの発振回路、２は１／１８
２／９１０分周回路、３はフィルター、４は位３ベーノ 相検波回路であり、これらで水平同期信号と同期された
ＰＬＬ回路が構成され、その発振出力信号を１／Ｆ５分
周して表示制御用のクロックが作成されている。
を示す。図中、１は８ｆＢｏの発振回路、２は１／１８
２／９１０分周回路、３はフィルター、４は位３ベーノ 相検波回路であり、これらで水平同期信号と同期された
ＰＬＬ回路が構成され、その発振出力信号を１／Ｆ５分
周して表示制御用のクロックが作成されている。
発明が解決しようとする問題点
ところが、このように従来の回路では８ｆ８゜（２８，
６ＭＨｚ ）という高い周波数を発振して表示制御用の
クロックを作成しているため、この回路をＩＣ化しよう
とする時にはかなり高スピード動作のＩＣを生産するプ
ロセスが要求され、高価なＩＣになってし１うという問
題があった。
６ＭＨｚ ）という高い周波数を発振して表示制御用の
クロックを作成しているため、この回路をＩＣ化しよう
とする時にはかなり高スピード動作のＩＣを生産するプ
ロセスが要求され、高価なＩＣになってし１うという問
題があった。
そこで、本発明は、低い周波数の発振回路を用いること
ができて、安価にＩＣ化することのできる表示制御クロ
ック作成回路を提供することを目的とするものである。
ができて、安価にＩＣ化することのできる表示制御クロ
ック作成回路を提供することを目的とするものである。
問題点を解決するための手段
本発明においては、テレビ信号のサブキャリヤーの４倍
の周波数を発振し、その発振出力信号を′／９１０分周
し、その１／９１ｏ分周出力信号とテレビ信号の水平同
期信号とを位相検波してＰＬＬ回路を構成し、そのＰＬ
Ｌ回路のサブキャリヤーの４倍の周波数の発振出力信号
を４分周して表示制御用のクロックを作成するようにし
ている。
の周波数を発振し、その発振出力信号を′／９１０分周
し、その１／９１ｏ分周出力信号とテレビ信号の水平同
期信号とを位相検波してＰＬＬ回路を構成し、そのＰＬ
Ｌ回路のサブキャリヤーの４倍の周波数の発振出力信号
を４分周して表示制御用のクロックを作成するようにし
ている。
作 用
以上の構成により、４分周回路を使用して４ｆＢｃ発振
回路より所望の表示制御クロックを作成しているので、
従来より半分のスピードの動作のＩＣプロセスでＩＣ化
が可能になり、安価なＩＣを作成することが可能となる
ものである。
回路より所望の表示制御クロックを作成しているので、
従来より半分のスピードの動作のＩＣプロセスでＩＣ化
が可能になり、安価なＩＣを作成することが可能となる
ものである。
実施例
以下、本発明の一実施例を図面を参照して説明する。第
２図は本発明の一実施例で、１１は４ｆｓｏの発振回路
、１２は１／９１／９１０分周回路、１３はフィルター
、１４は位相検波回路、１６は４分周回路であり、それ
らの動作については従来技術の第４図のものと同様であ
る。
２図は本発明の一実施例で、１１は４ｆｓｏの発振回路
、１２は１／９１／９１０分周回路、１３はフィルター
、１４は位相検波回路、１６は４分周回路であり、それ
らの動作については従来技術の第４図のものと同様であ
る。
また、第２図は第１図中の２４分周回路６の詳細図であ
り、１は１０ビツトカウンター、２はインバーター、３
〜６はラッチ（Ｄ−フリップフロップ）、７〜１１はＮ
ＡＮＤ回路である。
り、１は１０ビツトカウンター、２はインバーター、３
〜６はラッチ（Ｄ−フリップフロップ）、７〜１１はＮ
ＡＮＤ回路である。
６ヘー。
第３図はその説明用のタイミングチャートであり、第２
図１〜１０は各々第３図１〜１ｏに対応している。この
ような回路構成にすれば、発振回路１のクロックが、４
分周されて１０ビツトカウンター１０より出力される。
図１〜１０は各々第３図１〜１ｏに対応している。この
ような回路構成にすれば、発振回路１のクロックが、４
分周されて１０ビツトカウンター１０より出力される。
発明の効果
このように、本発明では４分周回路を使用して” ＩＣ
発振回路より所望の表示制御用のクロックを作成してい
るので、従来より半分の動作スピードのＩＣ生産プロセ
スでＩＣ化が可能となり、安価なＩＣを作ることが可能
となる。
発振回路より所望の表示制御用のクロックを作成してい
るので、従来より半分の動作スピードのＩＣ生産プロセ
スでＩＣ化が可能となり、安価なＩＣを作ることが可能
となる。
第１図は本発明の一実施例の表示制御クロック作成回路
のブロック図、第２図はその７４分周回路の回路図、第
３図はその４分周回路の各部のタイミングチャート、第
４図は従来例の表示制御クロック作成回路のブロック図
である。 １１・・・・・・４ｆ８゜の発振回路、１２・・・・・
１／９１０分周回路、１３・・・・フィルター、１４・
・・・・・位相検波回路、１６・・・・・・％分周回路
。
のブロック図、第２図はその７４分周回路の回路図、第
３図はその４分周回路の各部のタイミングチャート、第
４図は従来例の表示制御クロック作成回路のブロック図
である。 １１・・・・・・４ｆ８゜の発振回路、１２・・・・・
１／９１０分周回路、１３・・・・フィルター、１４・
・・・・・位相検波回路、１６・・・・・・％分周回路
。
Claims (1)
- テレビ信号のサブキャリヤーの４倍の周波数で発振する
発振回路と、その発振回路の発振出力信号を入力として
１／９１０分周する１／９１０分周回路と、その１／９
１０分周回路の出力信号とテレビ信号の水平同期信号と
を入力として位相検波する位相検波回路と、その位相検
波出力を平滑して前記発振回路に帰還するフィルターと
でＰＬＬ回路を構成し、前記サブキャリヤーの４倍の周
波数の発振回路の発振出力信号を入力とし２／５分周す
る２／５分周回路により表示制御用のクロックを作成す
るようにした表示制御クロック作成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29160585A JPS62150986A (ja) | 1985-12-24 | 1985-12-24 | 表示制御クロツク作成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29160585A JPS62150986A (ja) | 1985-12-24 | 1985-12-24 | 表示制御クロツク作成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150986A true JPS62150986A (ja) | 1987-07-04 |
Family
ID=17771109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29160585A Pending JPS62150986A (ja) | 1985-12-24 | 1985-12-24 | 表示制御クロツク作成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150986A (ja) |
-
1985
- 1985-12-24 JP JP29160585A patent/JPS62150986A/ja active Pending
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