JPS62150288A - Crt controller - Google Patents
Crt controllerInfo
- Publication number
- JPS62150288A JPS62150288A JP29559485A JP29559485A JPS62150288A JP S62150288 A JPS62150288 A JP S62150288A JP 29559485 A JP29559485 A JP 29559485A JP 29559485 A JP29559485 A JP 29559485A JP S62150288 A JPS62150288 A JP S62150288A
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- JP
- Japan
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- display
- circuit
- control circuit
- crt control
- crt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、 ＣＲＴ制御装置に関し、特に、複数両面分
の表示メ４ ＋７に別々の表示アドレスな７個のＣＲＴ
制御回路にて同時に設定出来るようにしたハードウェア
に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a CRT control device, and particularly to a CRT control device that controls seven CRTs with separate display addresses for multiple double-sided display screens 4+7.
This invention relates to hardware that allows settings to be made simultaneously using a control circuit.
従来の技術
従来、との種のＣＲ’Ｉ’周辺の回路は第１図に示すよ
うな構成にｋっている（表示メモリが：１個の場合）。2. Description of the Related Art Conventionally, the circuitry around CR'I' of this type has a configuration as shown in FIG. 1 (in the case of one display memory).
第１図において、２１はプロセッサ、２２．２３はＣＲ
Ｔ制御回路１．２１．！は同期信号発生部、λ６゜２７
はコマンド解析部、Ｍ、、１９は表示アドレスカー°Ｉ
ンタ部１．）０，３／は表示メモリ、３ユ、３３はシフ
トレジスタ、Ｊりはオア回路、Ｊ３はテレビジョンモニ
タ、３ルは外部同期回路をそれぞれ示している。In FIG. 1, 21 is a processor, 22.23 is a CR
T control circuit 1.21. ! is the synchronization signal generator, λ6゜27
is the command analysis section, M, , 19 is the display address car °I
Printer section 1. ) 0, 3/ indicate display memory, 3 U, 33 a shift register, J I an OR circuit, J3 a television monitor, and 3 I an external synchronization circuit.
第一図に示された回路の基本的動作は、ＣＲＴ制御回路
、２２．：１．？の同期信号発生部Ｊ、汀よりテレビジ
ョンモニタ、３３を走査し、それと同期して表示アドレ
スカウンタ：１ｇ、２９をカウントアツプすることによ
り、それに接続されている表示メモＩ）３０．、）／の
内容を読み出す。表示メモ＋）ＪＯ，，３／の内容はシ
フトレジスタ、３１．３３に送られ、オア回路３ｑによ
り他の表示メモリの内容とオアされ、テレビジョンモニ
タ３にの表示信号と々る。The basic operation of the circuit shown in FIG. 1 is as follows: CRT control circuit 22. :1. ? The synchronization signal generating section J scans the television monitor 33 from the bottom, and in synchronization with it, counts up the display address counter 1g, 29, thereby displaying the display memo I) connected thereto. , )/ reads the contents. The contents of the display memo +) JO,, 3/ are sent to the shift register 31, 33 and ORed with the contents of other display memories by the OR circuit 3q, and a display signal is sent to the television monitor 3.
外部同期回路ｊ６は、−個のＣＲＴ制御回路ｎ、２３の
同期を取りｙ ２個のＣＲＴ制御回路のように動作す
石ようになっている。The external synchronization circuit j6 synchronizes the CRT control circuits n and 23 and operates like two CRT control circuits.
又、 ＣＲＴ制御回路のコマンド解析部、２Ａ、、２？
はプロセッサコｌからのコ宜ンドに上り同期信号の周期
変更、表示の開始／停止、表示アドレスの変更等を行な
う。Also, the command analysis section of the CRT control circuit, 2A, 2?
changes the period of the uplink synchronization signal, starts/stops display, changes the display address, etc. in response to the command from processor 1.
このような構成だより、プロセッサ２／からのコマンド
によＩ）、２個の表示アドレスカウンタＭ、２９の値を
変え、独立スクロール等を行なう。With such a configuration, the values of the two display address counters M and 29 are changed in response to a command from the processor 2/2, thereby performing independent scrolling and the like.
発明が解決しようとする問題点
しかしながら、上述した従来のＣＲＴ制御回路にて複数
両面分の表示メモリを制御しようとすると、表示メモリ
各／、 Ｋ ＣＲＴ制御回路を設ける必要がある。従っ
てその場合には、ＣＲＴ制御回路のコマンド解析部及び
同期信号発生部が重複する欠点がある。Problems to be Solved by the Invention However, if the above-described conventional CRT control circuit is to control display memories for a plurality of surfaces, it is necessary to provide a CRT control circuit for each display memory. Therefore, in that case, there is a drawback that the command analysis section and synchronization signal generation section of the CRT control circuit overlap.
又、複数個のＣＲＴ制御回路を同期させる回路も必要と
なる欠点がある。Another disadvantage is that a circuit for synchronizing a plurality of CRT control circuits is also required.
本発明は従来の技術に内在する上記欠点を解消す不為に
なされたものであり、従って本発明の目的は、簡単な構
成により従来と同等以上の機能を的確に実現できる新規
な（ＪＴ制御装置を提供中ることにあ石。The present invention has been made in an attempt to eliminate the above-mentioned drawbacks inherent in the conventional technology, and therefore, an object of the present invention is to provide a novel (JT control) system that can accurately realize functions equivalent to or better than the conventional technology with a simple configuration. We are pleased to provide the equipment.
問題点を解決子、２）りめの手段
上記目的を達成する為に、本発明ｆ係るＣＩ’（Ｔ制御
１装置ｆけ、ＣＲＴ制御回路を７個設け、該ＣＲＴ Ｉ
１１御回路内に７個のコマンド解析部と、１個の同期信
号発生部と、複数個の表示アドレスカウンタ部とを配設
して構成される。2) Means for Solving Problems In order to achieve the above object, the CI' (T control 1 device) according to the present invention is provided with seven CRT control circuits, and the CRT I
11 control circuits are provided with seven command analysis sections, one synchronization signal generation section, and a plurality of display address counter sections.
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。第１図ておいて、参照番号ｌはプロセッサ、コはＣＲ
Ｔ制御回路、３けコマンド解析部、ダは同期信号発生部
、！、Ａは表示アドレスカウンタ部、７．Ｉは表示メモ
リ、’ｔ、ｉｏはシフトレジスタ、 ／／けオア回路、
ノコはテレビジョンモニタをそれぞれ示す。FIG. 1 is a block diagram showing one embodiment of the present invention. In Figure 1, the reference number l is the processor, and the reference number ko is the CR.
T control circuit, 3-digit command analysis section, D is synchronization signal generation section,! , A is a display address counter section, 7. I is display memory, 't, io is shift register, //ke OR circuit,
Each saw represents a television monitor.
次にその動作を説明するに、Ｃ１−ＩＴ制御回路−の同
期信号発生部ダの出力によりテレビジョンモニタノコを
走査する。その信号に同期して表示アドレスカウンタｊ
、Ａをアップすることにより、それらに接続された表示
メモリフ、ｌの内容を読み出す。表示メモリ７、ｇの内
容はシフトレジスタｔ。Next, to explain its operation, the television monitor saw is scanned by the output of the synchronizing signal generating section DA of the C1-IT control circuit. Display address counter in synchronization with that signal
, A, to read the contents of the display memory leaf, l, connected to them. The contents of display memory 7,g are shift register t.
ＩＯに送られ、オア回路／／により他の表示メモリの内
容トオアされ、テレビジョンモニタ／２の表示信号とな
る。The signal is sent to the IO, and is ORed with the contents of another display memory by the OR circuit // to become a display signal for the television monitor/2.
このような構成にてプロセッサ／のコマンドによりコ個
の表示アドレスカウンタタ、乙のそれぞれに別の値を設
定することによシ独立スクロール等を可能にする。With such a configuration, by setting different values for each of the display address counters and the display address counters by a command from the processor, independent scrolling, etc. is possible.
以上説明した本実施例は、表示アドレスカウンタ部が２
個設けられた場合についてのものであるが、３個以上設
けてもよいことは勿論であり、その場合には、表示メモ
リ、シフトレジスタもそれ【応じて追加される。In this embodiment described above, the display address counter section has two
However, it goes without saying that three or more may be provided, and in that case, display memories and shift registers will be added accordingly.
発明の詳細
な説明したように、本発明によれば、従来のＣＲＴ制御
回路に複数の表示アドレス部を追加することにより、簡
単な構成で複数両面分の表示メモリに異なる表示アドレ
スを容易に設定出来る効果が得られる。As described in detail, according to the present invention, by adding a plurality of display address units to a conventional CRT control circuit, different display addresses can be easily set in display memories for multiple sides with a simple configuration. You can get the desired effect.
第７図は本発明に係るＣＲＴ制御装置の一実施例を示す
ブロック構成図、第４図は従来のＣＲＴ制御回路周辺の
構成図である。
）・・・プロセッサ、ｊ・・・ＣＲＴ制御回路、３・・
・コマンド解析部、グ・・・同期信号発生部、３．６・
・・表示ブドレス力つソタ部、７．ｔ・・・表示メモリ
％９１１Ｏ・・Ｃシフトレジスタ、 ／／・・・オア回
路、ノコ・・・テレビジ甘ンモニタ、コバ・・プロセッ
サ、ココ、ｎ・・・ＣＲＴ ｆｌ制御回路、コケ、Ｂ・
・・同期信号発生部２．２Ａ、２’）・・・コマンド’
解Ｆｒｍ、ｉｔ、 ｓｑ・・・表示アドレスカウンタ部
、３ｄ、ｊｊ−０１表示メモリ、♂：ｌ、ｊｊ・・・シ
フトレジスタ、３ｑ・・・オア回路、３Ｓ・・・テレビ
ジョンモニタ、３６・・・外部同期回路FIG. 7 is a block diagram showing an embodiment of a CRT control device according to the present invention, and FIG. 4 is a diagram showing a peripheral configuration of a conventional CRT control circuit. )...Processor, j...CRT control circuit, 3...
・Command analysis section, G... Synchronization signal generation section, 3.6.
・・Display address force part, 7. t...Display memory %911O...C shift register, //...OR circuit, Noko...TV monitor, Coba...Processor, Coco, n...CRT fl control circuit, moss, B...
...Synchronization signal generator 2.2A, 2')...Command'
Solution Frm, it, sq...display address counter section, 3d, jj-01 display memory, ♂:l, jj...shift register, 3q...OR circuit, 3S...television monitor, 36.・・External synchronization circuit
Claims (1)
Ｔ周辺回路において、１個のＣＲＴ制御回路を設け、該
１個のＣＲＴ制御回路に、複数個の表示メモリに別々の
表示アドレスを同時に設定する前記複数個の表示メモリ
に対応した複数個の表示アドレスカウンタを配設したこ
とを特徴とするＣＲＴ制御装置。CR equipped with display memory corresponding to one screen for multiple screens
In the T peripheral circuit, one CRT control circuit is provided, and the one CRT control circuit simultaneously sets different display addresses for the plurality of display memories, and a plurality of displays corresponding to the plurality of display memories. A CRT control device characterized by being provided with an address counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29559485A JPS62150288A (en) | 1985-12-24 | 1985-12-24 | Crt controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29559485A JPS62150288A (en) | 1985-12-24 | 1985-12-24 | Crt controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150288A true JPS62150288A (en) | 1987-07-04 |
Family
ID=17822646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29559485A Pending JPS62150288A (en) | 1985-12-24 | 1985-12-24 | Crt controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150288A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774189A (en) * | 1994-12-12 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | On screen display |
-
1985
- 1985-12-24 JP JP29559485A patent/JPS62150288A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774189A (en) * | 1994-12-12 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | On screen display |
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