JPS62150182A

JPS62150182A - 集積回路の試験方式

Info

Publication number: JPS62150182A
Application number: JP60294232A
Authority: JP
Inventors: Tatsuo Yokoyama; 横山　達男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-25
Filing date: 1985-12-25
Publication date: 1987-07-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔扱術分野〕本発明は集積回路の試験方式に関する。

〔従来技術〕

近年、集積度の向上に伴い回路の論理深度が増大し、限
られた入出力端子からこれを完全にチェックするには膨
大なテストパターンを必要とするが、これは高価なＬＳ
Ｉ試験装置を専有する時間を長くし、結果として、テス
トコストの増大をもたらす事になり、テストパターン長
を短くする事が要求される。

特に、フリ゛ツブフロップ等の順序回路を含む場合には
、論理深度が増大すると、テスト時間が飛躍的に増加す
る欠点があった。

〔発明の目的〕

本発明は、機能回路を複数のブロックに分割し、正常動
作時には各ブロックを直列接続し、試験動作時には分割
したブロック毎に試験する事によシ、上記欠点を解決し
、テスト時間を短縮する試験方式を提供するものである
。

〔発明の構成〕

本発明によれば、複数の直列ブロックより成る機能回路
と特定のブロックに入力データを分配する手段と、特定
のブロックの出力データを選択する手段を有する集積回
路に於て、正常動作時には各ブロックを直列接続して動
作し、試験動作時には、各ブロック毎に逐次試験する事
を特徴としている。

〔実施例の説明〕

次に本発明の実施例について図面を参照して説明する。

８１図は本発明の一実施例を示すブロック図である。

図に於て、（１）は機能回路、（２）は試験端子、（３
）は入力端子、（４）は分配部、（５）は選択部Ａ、（
６）は選択部Ｂ、（７）は選択部Ｃ１（８）はブロック
Ａ、（９）はブロックＢ、（１０）はブロックＣ１（１
１）は出力端子である。本図は機能回路（１）を３ブロ
ツクに分割した場合を示したものである。

先ず、正常動作時には試験端子（２３Ｋは入力されず、
分配部（４）及び選択部Ａ−Ｃ（５〜７）に対して初期
状悪鬼９〃が選択されるので、入力端子（３）に加えら
れた入力データは分配部（４）を通って、ブロックＡ（
８）の入力側に加えられ、そのブロックＡ（８）の出力
側よシ出た出力データは選択部人（５）を通って次にブ
ロックＢ　（９）　Ｋ加えられ、そのブロックＢ（９）
の出力データは選択部Ｂ（６）を通って更にブロックＣ
（１０）に加えられ、そのブロックＣ（１０）の出力デ
ータは選択部Ｃ（７）を通って出力端子（１１）に出力
される。

試験動作時には分配部（４）及び選択部Ａ−Ｂ（５〜７
）に対して蟻ｂ〃を選択する信号が試験端子（２）Ｋ入
力されると、入力端子（３）に加えられた入力データは
、分配部（４）を通ってブロックＡ（８）に加えら゛れ
、その出力データは選択部Ｃ（７）を通って出力端子（
１１）に出力される。

次Ｋ、分配部（４）及び選択部Ａ−Ｃ（５〜７）に対し
て％ＣＩを選択する信号が試験端子（２）に入力される
と、入力端子（３）に加えられた人力データは、分配部
（４）と選択部Ａ（５）を通ってブロックＢ（９）に加
えられ、その出力データは選択部Ｃ（７）を通って出力
端子（１１）に出力される。

続いて、分配部（４）及び選択部Ａ−Ｃ（５〜７）Ｋ対
して１ｄ〃を選択する信号が試験端子（２）に入力され
ると、入力端子（３）に加えられた入力データは分配部
（４）を通ってブロックＣ（１０）に入力され、その出
力データは選択部Ｃ（７）を通って出力端子（１１）に
出力される。

従って、試験端子（２）の信号によシ、正常動作時には
ブロックＡ（８）とブロックＢ（９）とブロックＣ（１
０）が直列接続されて動作し、試験動作時にはブロック
Ａ（８）を試験し、次にブロックＢ（９）、続いてブロ
ックＣ（１０）を逐次試験する事によシ機能回路（１）
の全体が試験可能である。

例えば、カウンタ等の機能回路を３ブロツクに等分した
場合、テスト時間は１ブロツクを１七〃時間とすると、
全体では一３ｉ／／時間で可能であるが、もし、分割し
ないで直列のままだと蟻Ｂｔｔｔ時間となり、３／８倍
も短縮される事が明らかである。

第２図は本発明による分配部（４）の一実施例を示す具
体的な回路構成図である。図に於て（２−ａ　）　＋（
２−ｂ）は試験端子、（２１）、　（２２）、　（２３
）、　（２４）はインバータ回路、（２５）、（２６）
、（２７）、（２８）はアンド回路である。

先ず、正常動作時には試験端子（２−ａ、ｂ）は、共に
低レベル状態となっているので、インバータ回路（２１
，２２）は共に高レベル状態となシ、アンド回路（２５
）が選択され、入力端子（３）に加えられた入力データ
は、アンド回路（２５）の出力（ａ）Ｋ出てブロックＡ
に加えられる。

試験動作時には、試験端子（２−１，ｂ）は初めに（２
−ａ）が高レベル状態、（２−ｂ）が低レベル状態とな
るので、インバータ回路（２１）は低レベル状態、イン
バータ回路（２２，２３）は高れベル状態となシ、アン
ド回路（２６）が選択され、入力テークはアンド回路（
２６）の出力（ｂ）に出て、ブロックＢに加えられる。

次に試＃：端子（２−ａ、ｂ）は（２−ａ）が低レベル
状態、（２−ｂ）が高レベル状態となるので、インバー
タ回路（２２）か低レベル状態、インバータ回路（２１
，２４）が高レベル状態となシアンド回路（２７）が選
択され、入力データはアンド回路（２７）の出力（Ｃ）
に出て、ブロックＢに加えられる。続いて試験端子（２
−ａ、ｂ）は共に高レベル状態となるので、インバータ
回路（２１，２２）は低レベル状態、インバータ回路（
２３，２４）は高レベル状態となシ、アンド回路（２８
）が選択され、入力データはアンド回路（２８）の出力
（ｄ）に出て、ブロックＣに加えられる。

第３図は、本発明による選択部Ｃ（７）の一実施例を示
す具体的な回路構成図である。

図に於て、（３１）、　（３２）、　（３３）、　（３
４）はインバータ回路、（３５）、　（３６）、　（３
７）、　（３８）はアンド回路、（３９）はオア回路で
ある。

先ず、正常動作時には、第２図と同様にインバータ回路
（３１，３２）は共に高レベル状態とな９、アンド回路
（３５）が選択され、アンド回路（３５）の人力（ａ）
はオア回路（３９）を通って出力端子（１１）に出力さ
れる。

試験動作時には、第２図と同様に、初めにインバータ回
路（３２，３３）は高レベル状態となシ、アンド回路（
３６）が選択され、アンド回路（３６）の入力（ｂ）は
オア回路（３９）を通って出力端子（１１）に出力され
る。次にインバータ回路（３１，３４）が高レベル状態
となり、アンド回路（３７）が選択され、アンド回路（
３７）の入力（Ｃ）はオア回路（３９）を通って出力端
子（１１）に出力される。続いて、インバータ回路（３
３，３４）は高レベル状態となり、アンド回路（３８）
が選択され、アシド回路（３８）の入力（ｃｌ）はオア
回路（３９）を通って出力端子（１１）に出力される。

〔発明の効果〕

本発明は以上説明した様に、機能回路を複数ブロックに
直列分割し、試験時のみ分割したブロック毎に逐次試験
を行なう構成を採る事によシ、テスト時間を短縮する効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示した分配部の一実施例を示す回路構成図
、第３図は第１図に示した選択部の一実施例を示す回路
構成図である。（１）・・・・・・機能回路、（２）・・・・・・試験
端子、（３）・・・・・・入力端子、（４）・・・・・
・分配部、（５）・・・・・・選択部Ａ、（６）・・・
・・・選択部Ｂ、（７）・・・・・・選択部Ｃ１（８）
・・・・・・ブロックＡ、（９）・・・・・・ブロック
Ｂ、（１０）・・・・・・ブロックＣ１（１１）・・・
・・・出力端子、　（２１）、（２２）、（２３）、（
２４）。（３１）、（３２）、（３３）、（３４）・・・・・・
オア回路、（２５）、（２６）、（２７）、（２８）、
（３５）、（３６）。（３７）、（３８）・・・・・・アンド回路、（３９）
・・・・・・オア回路。

Claims

【特許請求の範囲】

複数の直列ブロックより成る機能回路と、特定のブロッ
クに入力データを分配する手段と、特定のブロックの出
力データを選択する手段を有する集積回路に於て、正常
動作時には各ブロックを直列接続して動作し、試験動作
時には各ブロック毎に逐次試験する事を特徴とする集積
回路の試験方式。