JPS62134891A - ワ−ドライン昇圧回路 - Google Patents
ワ−ドライン昇圧回路Info
- Publication number
- JPS62134891A JPS62134891A JP60273618A JP27361885A JPS62134891A JP S62134891 A JPS62134891 A JP S62134891A JP 60273618 A JP60273618 A JP 60273618A JP 27361885 A JP27361885 A JP 27361885A JP S62134891 A JPS62134891 A JP S62134891A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置のワードライン昇圧回路の構
成に関する。
成に関する。
本発明は半導体メモリ装置に内蔵されるワードライン昇
圧回路において、プリデコード部のスイッチトランジス
タのワードライン側電極と電源スイッチの間に接続され
た＃！１のトランジスタと該トランジスタの制御電極に
一方の電極が接続され、かつ制御電極が電源に接続され
ている第２のトランジスタとからなる構成を有し、昇圧
用キャパシタとワードライン系寄生容量をチャージする
時に本来のワードライン駆動回路と共に前記構成による
トランジスタスイッチを用いることでワードライン系寄
生容量に対するチャージ速度を早め、この事により、ワ
ードラインの立ち上がりを高速にす釜とともに昇圧後の
電圧をも高めるものである。
圧回路において、プリデコード部のスイッチトランジス
タのワードライン側電極と電源スイッチの間に接続され
た＃！１のトランジスタと該トランジスタの制御電極に
一方の電極が接続され、かつ制御電極が電源に接続され
ている第２のトランジスタとからなる構成を有し、昇圧
用キャパシタとワードライン系寄生容量をチャージする
時に本来のワードライン駆動回路と共に前記構成による
トランジスタスイッチを用いることでワードライン系寄
生容量に対するチャージ速度を早め、この事により、ワ
ードラインの立ち上がりを高速にす釜とともに昇圧後の
電圧をも高めるものである。
従来のワードライン昇圧回路の構成は第３図の如きであ
つ４た。すなわちｔｓ５図の駆動回路部において７はＰ
ｃ、ｈ ）ランジスタ、８はＮｃｈ）ランジスタであ
り、Ｎｃｈ）ランジスタ８のゲートにはゲート昇圧用Ｎ
ｃｈ）ランジスタ９が接続されている。０１−１１は昇
圧用キャパシタ、０２−２１はワードライン系の寄生容
量であり厳密にはノードＰから見てワードライン側の寄
生容量も含むものとする。Ｎｃｈトランジスタ１ｏはワ
ードラインを＠″Ｌ”に下げるためのものである。また
インバータ１２は昇圧用キャパシタ０１−１１の７−ド
に接続され、ワードライン昇圧時に出力を１Ｌ”から′
″Ｈ”にすることで昇圧用キャパシタ０１−１１のノー
ドＰの電圧を上昇させる働きをしている。次にプリデコ
ード部ではゲート昇圧用トランジスタ１４を備えたスイ
ッチトランジスタ１３がノードＰとノードＱの間に接が
れ、セレクタ部ではプリデコード部と同様の構成のトラ
ンジスタ１８と１９があり、トランジスタ１８のドレイ
ンがワードラインに接続されている。ある１本のワード
ラインをＨ″にする場合には以下の手順で信号が伝達さ
れる。つまりロウ側のアドレスの一部によりグリデコー
ド部のトランジスタスイッチが１個″′ｒｓＮになり、
残りのアドレスでセレクタ部のトランジスタスイッチが
７５Ｎして、駆動回路の出力が前述の２個のトランジス
タスイッチを通ってワードラインに伝達されるのである
。
つ４た。すなわちｔｓ５図の駆動回路部において７はＰ
ｃ、ｈ ）ランジスタ、８はＮｃｈ）ランジスタであ
り、Ｎｃｈ）ランジスタ８のゲートにはゲート昇圧用Ｎ
ｃｈ）ランジスタ９が接続されている。０１−１１は昇
圧用キャパシタ、０２−２１はワードライン系の寄生容
量であり厳密にはノードＰから見てワードライン側の寄
生容量も含むものとする。Ｎｃｈトランジスタ１ｏはワ
ードラインを＠″Ｌ”に下げるためのものである。また
インバータ１２は昇圧用キャパシタ０１−１１の７−ド
に接続され、ワードライン昇圧時に出力を１Ｌ”から′
″Ｈ”にすることで昇圧用キャパシタ０１−１１のノー
ドＰの電圧を上昇させる働きをしている。次にプリデコ
ード部ではゲート昇圧用トランジスタ１４を備えたスイ
ッチトランジスタ１３がノードＰとノードＱの間に接が
れ、セレクタ部ではプリデコード部と同様の構成のトラ
ンジスタ１８と１９があり、トランジスタ１８のドレイ
ンがワードラインに接続されている。ある１本のワード
ラインをＨ″にする場合には以下の手順で信号が伝達さ
れる。つまりロウ側のアドレスの一部によりグリデコー
ド部のトランジスタスイッチが１個″′ｒｓＮになり、
残りのアドレスでセレクタ部のトランジスタスイッチが
７５Ｎして、駆動回路の出力が前述の２個のトランジス
タスイッチを通ってワードラインに伝達されるのである
。
次に従来のワードライン昇圧回路の動作を第４図のタイ
ミングチャート図に従って述べることにする。
ミングチャート図に従って述べることにする。
（１）初期状態ではφＡ、φＤ、φＣは１Ｈ″に、また
φＢ、φＥ、φｙは−ＩになっているのでノードＰ ｅ
Ｑ ｅ Ｒは１Ｌ″である。
φＢ、φＥ、φｙは−ＩになっているのでノードＰ ｅ
Ｑ ｅ Ｒは１Ｌ″である。
（２） ワードラインの電圧を上げる前の準備として
φＢ、φＥ、φ？＋Ｑ”’Ｈ”に立ち上げトランジスタ
１３．１８のゲート電圧を１Ｈ”にチャージする。
φＢ、φＥ、φ？＋Ｑ”’Ｈ”に立ち上げトランジスタ
１３．１８のゲート電圧を１Ｈ”にチャージする。
（３） φＡを１Ｈ”から“Ｌ”にするとノードＰは
トランジスタ７．８により′Ｈ”にチャージされるが、
この時ワードラインの電圧の上昇する速度は、ノードＰ
から見てトランジスタ１３．１８が直列の状態になって
いるので該トランジスタ１ ’３ 、 Ｉ ＢのＵＮ抵
抗により制限を受ける。ゆえにワードライン系寄生容量
０１−１１のチャージされる速度も遅い。ここでワード
ライン昇圧後の電圧は１トランジスタのＲＡＭセルに再
書き込みするために十分高いことが要求されるのでトラ
ンジスタ７と８はノードＰとワードラインの電圧が十分
高くなるまでＵＮＬ、ていなければならないが、実際上
はアクセス時間を減らすために途中で切シ上げることが
多い。
トランジスタ７．８により′Ｈ”にチャージされるが、
この時ワードラインの電圧の上昇する速度は、ノードＰ
から見てトランジスタ１３．１８が直列の状態になって
いるので該トランジスタ１ ’３ 、 Ｉ ＢのＵＮ抵
抗により制限を受ける。ゆえにワードライン系寄生容量
０１−１１のチャージされる速度も遅い。ここでワード
ライン昇圧後の電圧は１トランジスタのＲＡＭセルに再
書き込みするために十分高いことが要求されるのでトラ
ンジスタ７と８はノードＰとワードラインの電圧が十分
高くなるまでＵＮＬ、ていなければならないが、実際上
はアクセス時間を減らすために途中で切シ上げることが
多い。
（４） ワードラインを昇圧するときに電荷が逆流して
漏れることが無いように、あらかじめφＢを＠Ｌ”にし
てトランジスタを百７アにしておく。
漏れることが無いように、あらかじめφＢを＠Ｌ”にし
てトランジスタを百７アにしておく。
（６） φＢを′Ｈ”から′Ｌ”にすると昇圧用キャ
パシタ０１−１１のノードＳが′Ｈ”になることにより
ノードＰの電圧が徐々に上昇し始める。
パシタ０１−１１のノードＳが′Ｈ”になることにより
ノードＰの電圧が徐々に上昇し始める。
ノードＰの電圧が上昇するとトランジスタ１５のゲート
電圧はソース・ゲート、ドレイン・ゲート間の容量結合
により更に高い電圧になるため、ノードＰの電圧はノー
ドＱに伝達される。次にセレクタ部のトランジスタ１Ｂ
の所でも同様のメカニズムによりゲート電圧が上昇し、
トランジスタ１６がＯＮ状態を保持するのでワードライ
ンの電圧は上昇し続ける。
電圧はソース・ゲート、ドレイン・ゲート間の容量結合
により更に高い電圧になるため、ノードＰの電圧はノー
ドＱに伝達される。次にセレクタ部のトランジスタ１Ｂ
の所でも同様のメカニズムによりゲート電圧が上昇し、
トランジスタ１６がＯＮ状態を保持するのでワードライ
ンの電圧は上昇し続ける。
〔発明が解決しようとする問題点及び目的〕しかし前述
の従来技術ではワードライン部まで２段のスイッチトラ
ンジスタがあるために昇圧用キャパシタ０１−１１およ
びワードライン系寄生容量０２−２１をチャージすると
きに該０２の電圧上昇速度が遅いために十分なチャージ
を行うことができない。ゆえにワードラインの電圧上昇
速度は遅く、さらに昇圧後の電圧も十分でないという問
題点を有する。そこで本発明はこのような問題点を解決
するもので、その目的とするところは高速なワードライ
ンの立ち上がりと効率的な昇圧を可能とする昇圧回路を
提供することにある。
の従来技術ではワードライン部まで２段のスイッチトラ
ンジスタがあるために昇圧用キャパシタ０１−１１およ
びワードライン系寄生容量０２−２１をチャージすると
きに該０２の電圧上昇速度が遅いために十分なチャージ
を行うことができない。ゆえにワードラインの電圧上昇
速度は遅く、さらに昇圧後の電圧も十分でないという問
題点を有する。そこで本発明はこのような問題点を解決
するもので、その目的とするところは高速なワードライ
ンの立ち上がりと効率的な昇圧を可能とする昇圧回路を
提供することにある。
本発明のワード線昇圧回路は
α）駆動回路部、プリデコード部、セレクタ部。
ワードライン部とからなるワードライン昇圧回路を内蔵
する半導体メモリ装置において ｂ）グリデコード部のスイッチトランジスタのワ−ドラ
イン側電極と電源スイッチの間に接続された第１のトラ
ンジスタ Ｃ）該トランジスタの制御電極に一方の電極が接続され
、かつ制御電極が電源に接続されている第２のトランジ
スタとからなる構成を特徴とする。
する半導体メモリ装置において ｂ）グリデコード部のスイッチトランジスタのワ−ドラ
イン側電極と電源スイッチの間に接続された第１のトラ
ンジスタ Ｃ）該トランジスタの制御電極に一方の電極が接続され
、かつ制御電極が電源に接続されている第２のトランジ
スタとからなる構成を特徴とする。
本発明の上記の構成によれば、プリデコード部のスイッ
チトランジスタのワードライン側電極と電源スイッチの
間に接続された第１のトランジスタと該トランジスタの
制御電極に一方の電極が接続され、かつ制御電極が電源
に接続されている第２のトランジスタとからなる構成を
とることにより、ワードラインの昇圧をかける前段階と
して、昇圧用キャパシタとワードライン系寄生容量をチ
ャージする際に前述の第１のトランジスタを用いること
によりワードライン系の寄生容量が早くチャージされ、
かつ昇圧用キャパシタも前述の第１のトランジスタがプ
リデコード部のワードライン側に接続されているため駆
動回路部から見た負荷が減るので少ない時間でチャージ
できるのである。ゆえにワードラインの立ち上がりは高
速になり、また昇圧後の電圧も従来よりも高くなるので
ある。
チトランジスタのワードライン側電極と電源スイッチの
間に接続された第１のトランジスタと該トランジスタの
制御電極に一方の電極が接続され、かつ制御電極が電源
に接続されている第２のトランジスタとからなる構成を
とることにより、ワードラインの昇圧をかける前段階と
して、昇圧用キャパシタとワードライン系寄生容量をチ
ャージする際に前述の第１のトランジスタを用いること
によりワードライン系の寄生容量が早くチャージされ、
かつ昇圧用キャパシタも前述の第１のトランジスタがプ
リデコード部のワードライン側に接続されているため駆
動回路部から見た負荷が減るので少ない時間でチャージ
できるのである。ゆえにワードラインの立ち上がりは高
速になり、また昇圧後の電圧も従来よりも高くなるので
ある。
第１図は本発明によるワードライン昇圧回路例、また第
２図は第１図の回路動作をわかり易く説明するためのタ
イミングチャート図である。以下第１図及び第２図に基
づいて本発明の実施例を詳細に説明する。
２図は第１図の回路動作をわかり易く説明するためのタ
イミングチャート図である。以下第１図及び第２図に基
づいて本発明の実施例を詳細に説明する。
ここで駆動回路部−１，プリデコード部２．セレクタ部
−３，ワードライン部−４の構成のなかで、プリデコー
ド部−２内の回路においてスイッチトランジスター１３
のワードライン側ノードＱに対し、スイッチトランジス
ター１６が接続され、またこのトランジスター１６のゲ
ート電圧を昇圧するためにゲートが電源電圧であるトラ
ンジスター１５のドレイン電極がトランジスター１６の
ゲートに接がっている。トランジスター１６のソース電
極に接続されているインバーター１７はノードＱに対し
て電荷を供給するためのものである次に第２図のタイミ
ングチャート図に従って本発明によるワードライン昇圧
のメカニズムを説明する。
−３，ワードライン部−４の構成のなかで、プリデコー
ド部−２内の回路においてスイッチトランジスター１３
のワードライン側ノードＱに対し、スイッチトランジス
ター１６が接続され、またこのトランジスター１６のゲ
ート電圧を昇圧するためにゲートが電源電圧であるトラ
ンジスター１５のドレイン電極がトランジスター１６の
ゲートに接がっている。トランジスター１６のソース電
極に接続されているインバーター１７はノードＱに対し
て電荷を供給するためのものである次に第２図のタイミ
ングチャート図に従って本発明によるワードライン昇圧
のメカニズムを説明する。
（１） 初期状態ではφＡ、φＣ９φＤ、φＧは＠■
”に、またφＢ、φＥ、φＦ、φＨは１Ｌ”になってい
るのでノードＰｅ Ｑｗ Ｒはそれぞれ′Ｌ”である。
”に、またφＢ、φＥ、φＦ、φＨは１Ｌ”になってい
るのでノードＰｅ Ｑｗ Ｒはそれぞれ′Ｌ”である。
（２） ワードラインの電圧を上げる前の準備として
φＢ、φ■、φＥ、φ７を′Ｈ”にしてトランジスタ８
，１６，１５．１８のゲート電圧を１Ｈ”側にチャージ
する。
φＢ、φ■、φＥ、φ７を′Ｈ”にしてトランジスタ８
，１６，１５．１８のゲート電圧を１Ｈ”側にチャージ
する。
（３） φＡとφＧを＠Ｈ”からＬ″にするとノード
Ｐはトランジスター７．８により、またノードＱはトラ
ンジスター１６によって一ビにチャージされる。このと
きトランジスター８と１６のゲート電圧はゲート・ソー
ス間およびゲート・ドレイン間の結合容量により昇圧さ
れるためにソース電圧が上昇して来てもＯＮ状態を維持
する。ワードラインの電圧はトランジスター１８が同様
の理由からＯＮ状態を保つためにノードＱと共に上昇し
て行くのである。
Ｐはトランジスター７．８により、またノードＱはトラ
ンジスター１６によって一ビにチャージされる。このと
きトランジスター８と１６のゲート電圧はゲート・ソー
ス間およびゲート・ドレイン間の結合容量により昇圧さ
れるためにソース電圧が上昇して来てもＯＮ状態を維持
する。ワードラインの電圧はトランジスター１８が同様
の理由からＯＮ状態を保つためにノードＱと共に上昇し
て行くのである。
従来はワードラインをノードＰからみるとトランジスタ
ー１５．１８の２段を介してチャージしていたためにワ
ードラインの電圧上昇速度が遅いという欠点があった。
ー１５．１８の２段を介してチャージしていたためにワ
ードラインの電圧上昇速度が遅いという欠点があった。
しかし本発明によればスイッチトランジスター１６をノ
ードＱに接続すること′によりワードラインまでのスイ
ッチのＦｇ数がセレクタ部の１段で済むことと駆動回路
からみて負荷が減ることの２点により、ワードライン電
圧の立ち上がりはスイッチトランジスタが１段減った分
以上に速くなる。
ードＱに接続すること′によりワードラインまでのスイ
ッチのＦｇ数がセレクタ部の１段で済むことと駆動回路
からみて負荷が減ることの２点により、ワードライン電
圧の立ち上がりはスイッチトランジスタが１段減った分
以上に速くなる。
（４） ワードラインを昇圧するときにＰＮ接合に順
方向バイアスがかかつて電荷が漏れないようにあらかじ
めφＢ、φＨｔ−″ＩＬ”にしてトランジスター８．１
６を百７Ｆにしておく。
方向バイアスがかかつて電荷が漏れないようにあらかじ
めφＢ、φＨｔ−″ＩＬ”にしてトランジスター８．１
６を百７Ｆにしておく。
（６） φＤを１Ｈ”から″Ｌ”にすると昇圧用キャ
パシタ０１−１１のノードＳが１Ｈ”になることにより
ノードＰの電圧が上昇しはじめる。ノードＰの電圧が上
昇するとトランジスター１３のゲ−トはソース・ゲート
とドレイン・ゲート間の容量結合により更に高い電圧に
なるためノードＰの電圧はノードＱに伝達される。次に
セレクタ部のトランジス５ター１８の所でも同様のメカ
ニズムによりゲート電圧が上昇してＯＮ状態を保持する
のでワードラインの電圧は上昇しつづけて最終的にノー
ドｐｅＱ１７）！圧と一致する。
パシタ０１−１１のノードＳが１Ｈ”になることにより
ノードＰの電圧が上昇しはじめる。ノードＰの電圧が上
昇するとトランジスター１３のゲ−トはソース・ゲート
とドレイン・ゲート間の容量結合により更に高い電圧に
なるためノードＰの電圧はノードＱに伝達される。次に
セレクタ部のトランジス５ター１８の所でも同様のメカ
ニズムによりゲート電圧が上昇してＯＮ状態を保持する
のでワードラインの電圧は上昇しつづけて最終的にノー
ドｐｅＱ１７）！圧と一致する。
ここで先の（３）で説明したようにトランジスター１６
を加えたことにより昇圧用キャパシタとワードライン系
キャパシタに対するチャージが従来よりも多くなるので
ワードライン昇圧の効率は格段に上昇する。
を加えたことにより昇圧用キャパシタとワードライン系
キャパシタに対するチャージが従来よりも多くなるので
ワードライン昇圧の効率は格段に上昇する。
ではこのときの昇圧電圧を従来の回路と比較して求める
ことにする。ノードＰの昇圧をかける直前の電圧をｖｌ
、ノードＲの昇圧をかける直前の電圧をｖ２とすると昇
圧後の電圧Ｖｘは次の式で与えられる。０１＝４ ＯＦ
Ｆ 、０２＝２ ＯＦＦとする。
ことにする。ノードＰの昇圧をかける直前の電圧をｖｌ
、ノードＲの昇圧をかける直前の電圧をｖ２とすると昇
圧後の電圧Ｖｘは次の式で与えられる。０１＝４ ＯＦ
Ｆ 、０２＝２ ＯＦＦとする。
従来例と本発明の回路が同一条件のタイミングで動作す
ると仮定すれば （１）従来例 Ｖ１＝＆５Ｖ Ｖ２＝ＡＯＶＶＤＤ＝
ａＯＶであるｔＤ ”Ｔ” Ｖ ｘ ＝ ６．７７ テ
ある。
ると仮定すれば （１）従来例 Ｖ１＝＆５Ｖ Ｖ２＝ＡＯＶＶＤＤ＝
ａＯＶであるｔＤ ”Ｔ” Ｖ ｘ ＝ ６．７７ テ
ある。
（２）本発明 Ｖ１＝５．ＯＶ Ｖ２＝５．０ＶＶＤ
Ｄ＝＝５．ＯＶであるのでＶ ｘ ＝ ａ ５ Ｖであ
る。
Ｄ＝＝５．ＯＶであるのでＶ ｘ ＝ ａ ５ Ｖであ
る。
（１）、（２）より本発明を用いればワードラインの昇
圧電圧を高めることができ、またワードラインの昇圧タ
イミングを早めても従来よりもはワードラインの電圧を
高くすることが可能であるという結論が導けるのである
。
圧電圧を高めることができ、またワードラインの昇圧タ
イミングを早めても従来よりもはワードラインの電圧を
高くすることが可能であるという結論が導けるのである
。
また本発明の応用範囲は本実施例に限定されない〔発明
の効果〕 以上述べたように本発明によればプリデコード部のスイ
ッチトランジスタのワードライン側電極と電源スイッチ
の間に接続された第１のトランジスタと該トランジスタ
の制御電極に一方の電極が接続され、かつ制御電極が電
源に接続されている第２のトランジスタとからなる構成
をとることにより、ワードラインの昇圧をかける前段階
に昇圧用キャパシタとワードライン系寄生容量をチャー
ジする速度を格段に早めることができる。このことによ
ってワ−ドライン電圧の上昇が速くなり、かつ昇圧後の
電圧も高くできるという効果を有す
の効果〕 以上述べたように本発明によればプリデコード部のスイ
ッチトランジスタのワードライン側電極と電源スイッチ
の間に接続された第１のトランジスタと該トランジスタ
の制御電極に一方の電極が接続され、かつ制御電極が電
源に接続されている第２のトランジスタとからなる構成
をとることにより、ワードラインの昇圧をかける前段階
に昇圧用キャパシタとワードライン系寄生容量をチャー
ジする速度を格段に早めることができる。このことによ
ってワ−ドライン電圧の上昇が速くなり、かつ昇圧後の
電圧も高くできるという効果を有す
第１＠は本発明によるワードライン昇圧回路図で、第２
図は本発明によるワードライン昇圧回路のタイミングチ
ャート図であり、第３図は従来のワードライン昇圧回路
図そして第４１！！！Ｉは従来のワードライン昇圧回路
のタイミングチャート図である。 １・・・・・・駆動回路部 ２・・・・・・プリデコード部 ３・・・・・・セレクタ部 ４・・・・・・ワードライン部 ７・・・・・・Ｐｃｈ）ランジスタ ８．９．１０・・・・・・駆動回路部のＮｃｈ）ランジ
スタ １１・・・・・・昇圧用中ヤパシタ０１１２゛・・・・
・・駆動回路部のインバータ１５．１４，１５．ＩＳ・
・・・・・プリデコード部のＮ０ｈ）ランジスタ １７・・・・・・クリデコード部のインバータ１８．１
９・・・・・・セレクタ部のＮｃｈ ）ランジスタ ２０・・・・・・ワードラインの抵抗 ２１・・・・・・ワードライン系寄生容量Ｃ２以上 出願人 セイコーエプソン株式会社 ヮーＶ−７４ン巷７ｉ膿ぷト図 中Ａ １フードう４ンそｌ王−ＩＥＩＭレクヌイミンク”ｔｒ
−トＬへ４乏表。マー１゛モ 第３図 中＾ ΦＢ 歩？ 鉢
・４Ｌ采／ｌ？７−Ｆ−
ライン屏ル凹ルｎタイミげケ↑−Ｌｓ第４図
図は本発明によるワードライン昇圧回路のタイミングチ
ャート図であり、第３図は従来のワードライン昇圧回路
図そして第４１！！！Ｉは従来のワードライン昇圧回路
のタイミングチャート図である。 １・・・・・・駆動回路部 ２・・・・・・プリデコード部 ３・・・・・・セレクタ部 ４・・・・・・ワードライン部 ７・・・・・・Ｐｃｈ）ランジスタ ８．９．１０・・・・・・駆動回路部のＮｃｈ）ランジ
スタ １１・・・・・・昇圧用中ヤパシタ０１１２゛・・・・
・・駆動回路部のインバータ１５．１４，１５．ＩＳ・
・・・・・プリデコード部のＮ０ｈ）ランジスタ １７・・・・・・クリデコード部のインバータ１８．１
９・・・・・・セレクタ部のＮｃｈ ）ランジスタ ２０・・・・・・ワードラインの抵抗 ２１・・・・・・ワードライン系寄生容量Ｃ２以上 出願人 セイコーエプソン株式会社 ヮーＶ−７４ン巷７ｉ膿ぷト図 中Ａ １フードう４ンそｌ王−ＩＥＩＭレクヌイミンク”ｔｒ
−トＬへ４乏表。マー１゛モ 第３図 中＾ ΦＢ 歩？ 鉢
・４Ｌ采／ｌ？７−Ｆ−
ライン屏ル凹ルｎタイミげケ↑−Ｌｓ第４図
Claims (1)
- 【特許請求の範囲】 （１）駆動回路部、プリデコード部、セレクタ部および
ワードライン部とからなるワードライン昇圧回路を内蔵
する半導体メモリ装置において、（２）プリデコード部
のスイッチトランジスタのワードライン側電極と電源ス
イッチの間に接続された第１のトランジスタと、 （３）該トランジスタの制御電極に一方の電極が接続さ
れ、かつ制御電極が電源に接続されている第２のトラン
ジスタとからなる構成を特徴とするワードライン昇圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273618A JPS62134891A (ja) | 1985-12-05 | 1985-12-05 | ワ−ドライン昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273618A JPS62134891A (ja) | 1985-12-05 | 1985-12-05 | ワ−ドライン昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134891A true JPS62134891A (ja) | 1987-06-17 |
Family
ID=17530236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273618A Pending JPS62134891A (ja) | 1985-12-05 | 1985-12-05 | ワ−ドライン昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010260558A (ja) * | 2009-04-30 | 2010-11-18 | Mitsubishi Electric Corp | 梱包構造、梱包方法及び梱包装置 |
-
1985
- 1985-12-05 JP JP60273618A patent/JPS62134891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010260558A (ja) * | 2009-04-30 | 2010-11-18 | Mitsubishi Electric Corp | 梱包構造、梱包方法及び梱包装置 |
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