JPS62123733A

JPS62123733A - 半導体ウエハ

Info

Publication number: JPS62123733A
Application number: JP26295485A
Authority: JP
Inventors: Tsuneo Matsumura; 常夫松村; Junzo Yamada; 順三山田; Tsuneo Mano; 真野　恒夫
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-11-22
Filing date: 1985-11-22
Publication date: 1987-06-05
Anticipated expiration: 2010-10-11
Also published as: JPH0795558B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の半導体メモリが形成された個々のチッ
プに分割する前の半導体ウェハに関する。

〔従来の技術〕

半導体メモリの製造工程では、ウェハをチップに切断す
るに先立ってウェハテストが実施される。

このウェハテストに要する時間（−１：、主としてウェ
ハ全メモリテスタにローディングかつセットする時間Ｔ
Ｉ、テスト対象の半導体メモリにメモリテスタの探針全
移動させかっ位置決め全行なう時間Ｔ２、実際のテスト
’を行なう時間Ｔ３に分類され、各半導体メモリについ
て順次テストが行なわれてい比。

〔発明が解決しようとする問題点〕

このように従来のウェハテストでは、ウェハ上の１個の
半導体メモＩＪ　ｉテスト対象として順次テストが行な
われるため、この半導体メモリの高集積化に伴い上記時
間Ｔ３の増加が著しく、全ウェハテスト時間の増大を招
く欠点がろっ之。

例えば、１６Ｍｂ（メガビット）半導体メモリが３０個
搭政されているウェハのテスト時間をウェハ内のメモリ
配列が５×６のマトリックス状でろり使用テストバタン
をマーチングとし、テストサイクル時間が５００ｎｓで
あるものとして見積ってみると、上記時間Ｔ１は約１０
秒、上記時間Ｔ！は約１５秒（ただし１メモリ轟９０．
５秒程度を要すると仮定し几）、上記時間ＴｓＶｉ約２
５２０秒（ただしｌチップ当９５００（ｎｓ）　Ｘ　１
０　ｘ　１６（Ｍ）−８４（秒）を要する）となり、上
記時間Ｔ３が全ウェハテスト時間の９９％を占めること
がわかる。

このように従来のウェハテストでは、半導体メモリの高
集積化に伴いテストに要する時間が増大し、その結果半
導体メモリの量産化を阻害する問題点を有していた。

〔問題点を解決するための手段〕

本発明の第１の半導体ウェハは、ウェハ上の多数の半導
体メモリヲそれぞれ複数の半導体メモリを有する１また
は２以上のグループに分け、そのグループごとに、ウェ
ハ外部の試験装置より電源電圧および各種信号の供給を
受けてグループ内の半導体メモリに対しテストパタンデ
ータを書込むとともに書込まれたテストパタンデータ全
書込出して外部の試験装置に送出する第１の手段を同一
ウェハ上に設けたものである。

また本発明の第２の半導体ウェハは、グループごとに、
上記電源電圧および各種信号の供給を受けてグループ内
の半導体メモリにテストパタンデータを曹込みかつ読出
す第１の手段を設けるとともに、同一ウェハ上に、各半
導体メモリから読出されたテストパタンデータと外部か
ら与えられる期待値との一致を検出してその検出出力を
外部に送出する第２の手段を設けたものでるる。

〔作　用〕

グループ内の複数の半導体メモリについて、第１または
第２の手段により一括してテストパタンデータの書込み
および読出しさらには期待値との比較が行なわれる。

〔実施例〕

第１図は本発明の第１の実施例を示したものでるる。本
図ではウェハ上の３０個の半導体メモリに対して、縦１
列の６チツプ分を一括テストする構成を例に示し九が、
このグループ化された半導体チップ数はウェハ内の半導
体メモリ総数およびメモリテスタ側のデータ一括比較能
力に応じて任意に選択できる。図において、１は半導体
ウェハ、２は半導体メモリ、３はウェハテスト制御回路
、４は信号線束である。ここで、ウェハテスト制御回路
３はウェハ外部のメモリテスタ（図示せず）からの前記
各種信号を入力する端子群を含む。信号線束４は、半導
体メモリ２とウェハテスト制御回路３と全接続するもの
で、隣接する半導体メモリ２間のスクライプライン上に
配置される。′また、信号線束４はプリチャージ電源等
の各種電源電圧供給線、アース線、データ入出力バス線
、アドレス信号線、ＲＡＳ　（Ｒｏｗ　Ａｄｄｒｅｓｓ
　５ｔｒｏｂｅ）。

ＣＡＳ　（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　５ｔｒｏｂ
ｅ）　、’ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）等の各種
半導体メモリ制御信号線、ウェハテスト制御信号線から
構成されている。

本実施例によるウエノ為テストは、具体的には以下のよ
うに行なわれる。まず、メモリテスタの探針をウェハテ
スト制御回路３内の各種信号入力端子に接触させ、各種
電源電圧、テストパタンデータ、アドレス信号および各
種半導体メモリ制御信号を当該ウェハテスト制御回路３
に入力させる。

ウェハテスト制御回路３は、これらの信号を自己が担当
する縦一列の６個の半導体メモリに同時に入力させ、テ
ストパタンデータの一括書込みを行なう。次にウェハテ
スト制御回路３は、メモリテスタ炉らの読出し制御信号
により、書込まれ几上記テストパタンデータ？：６個の
半導体メモ’Ｊ　１−ら同時に読出す。読出されたテス
トパタンデータは、ウェハテスト制御回路３内の複数個
のデータ出力端子を経由１−てメモリテスタに伝達され
る。メモリテスタでは、その６個の半導体メモリ刀・ら
読出されたテストパタンデータと期待値データとが一括
して比較され、その比較結果およびフェイルピットアド
レスが蓄えられる。他の列の半導体メモリについても同
様にしてそれぞれ一括してテストが行なわれる。

本実施例によると、ウェハ上に形成された複数の半導体
メモリに対し一括してテストノくタンデータの書込みお
よび読出しができるため、ウェハテスト時間全従来の１
／ｎ　とすることができる。ここでｎは一括テストの対
象となる半導体メモリ数である。なお、このように複数
の半導体メモリについてテストパタンデータの一括書込
みおよび読出を行なう例は、第１図で示したウェハテス
ト制御回路３を複数個設は友構成に限定されない。例え
ば、半導体メモリ選択用としてチップ行デコーダ、チッ
プ列デコーダをウェハ上に設け、テップデコード信号に
より一括処理する複数の半導体メモＩＪ　ｉ選択する構
成も可能でるる。この構成全裸つ′ｆＩ：、ｓ合には、
ウェハテスト制御回路３はウェハ上に１回路数ければ工
い。また第１図における半導体メモリ全３０個を一括テ
ストする方法も本実施例の基本形として同様に議論でき
ることは明らがである。

第２図は本発明の第２の実施例を示したものである。図
において、５はフェイルチップ判定回路、６はデータ出
力線、Ｔはチップ列デコーダ、８はチップアドレス入力
端子、８′はチップアドレス線、９は期待値データ入力
端子、９′は期待値データ供給線、１０はデータ入力端
子、１１はアドレス入力端子、１２は電源電圧供給端子
、１２′は電源電圧供給線、１３はフェイルチップ判定
結果出力端子、１３′はフェイルチップ判定結果出方線
で６ム１〜４は第１図と同様である。なお、アース線、
各種半導体メモリ制御信号線等に省略しである。また、
本図では前述しｆｃ″Ｐ導体メモリ選択用チップデコー
ダを列側にのみ設けた例でろるが、本実施例のようにフ
ェイルテップ判定回路を設ける構成は、デコーダを行側
に設は友場合、さらに前述した第１の実施例のようにデ
コーダを用いない構成にも同様に適用できる。また第２
図ではフェイルチップ判定回路５を各半導体メモリ２に
対応させて設けであるが、この構成に限定されるもので
はない。つまり、チップアドレス信号を制御情報のひと
つに用いて、当該フェイルテップ判定回路５をウェハ上
の各行または各列に対して１回路のみ設けてもよい。さ
らにフェイルチップ判定回路５を各半導体メモリ２の内
部に設けてもよい。

本実施例の特徴は、■外部のメモリテスタからの期待値
データがウェハ上に伝達されること、■半導体メモリに
書込まれたテストパタンデータと該期待値データとを比
較するフェイルテップ判定回路が設けられていること、
■複数のフェイルチップ判定回路で上記比較回路が並行
して行なわれることでるる。これらの機能を実現するた
め、フェイルチップ判定回路５はテストパタンデータと
該期待値データとを比較する回路およびフェイルビット
が再任する情報を蓄えるラッチ回路會その構成要素とす
る。ここで、ラッチ回路は、ウェハの各列にめる半導体
メモリ２内の全メモリセルに対するテスト終了時まで、
その半導体メモリ２が７エイルチツプか否かの情報（フ
ェイル情報）全ラッテする役割を果す。

次に、第２図に示した実施例によるウェハテストの具体
的方法について以下に述べる。まず、メモリテスタの探
針をウェハテスト制御回路３内の各種信号入力端子およ
びチップアドレス入力端子８に接触させ、メモリテスタ
から電源電圧、テストパタンデータ、アドレス信号、各
１半導体メモリ制御信号およびチップアドレス信号を入
力する。

ここでチップ列デコーダＴは、ウェハ上の複数列のうち
１列を選択する。該チップ列デコーダγの出力情報は、
ウェハテスト制御回路３内で各列対応に設けられ几Ｍｏ
ｓ　トランジスタ群のオン（ＯＮ）・オフ（ＯＦＦ）ｅ
制御し、各列の半導体メモリ群に入力される上記テスト
パタンデータ等の伝達径路を確定させる。本構成の場合
、テストパタンデータは各列のすべての半導体メモリ２
に一括して畳込まれる。次に、メモリテスタからの読出
し制御信号、チップアドレス信号等の入力にょ９、各列
のすべての半導体メモリ２に書込まれ几該テストパタン
データはデータ出力線６を介して一括して各７工イルテ
ツプ判定回路５に伝達される。一方、ウェハテスト制御
回路３内の端子９、期待値データ供給ａ９’　ｋ介して
、メモリテスタ〃１らの期待値データが各列のすべての
７工イルチツプ判定回路５に入力される。このフェイル
テップ判定回路５では、テストパタンデータと該期待値
データとの比較が行なわれ、両者不一致の場合のみフェ
イル情報がラッテされる。このようにして列単位で一括
テスト後に得られたテスト結果は、複数個のフェイルチ
ップ判定結果出力端子１３を介してメモリテスタに伝達
される。メモリテスタでは該テスト結果およびフェイル
ピットアドレスが蓄えられる。

本実施例によると、ウェハ上に形成された複数の半導体
メモリについて、フエイルテッグの判定が一括して行な
えるため、ウェハテスト時間全従来のｌ／ｎ　　とする
ことができる。ただしここでｎは一括テストの対象とな
る半導体メモリのチップ数でるる。また本実施例による
と、メモリテスタは前記第１の実施例とは異なり、一括
テストの対象となる半導体メモリのチップ数に相当する
比較回路を内蔵する必要がない。したがって本実施例の
ウェハテストのために当該メモリテスタを特に機能拡張
させることなく、従来通り使用することができる。

第３図はフェイルテップ判定回路５の構成例を示し次も
のである。図において、１４はフェイル情報をラッチす
るラッチ回路で、通常のフリツプフロツズ回路で構成さ
れる。１５はトランスファゲートで、選択列のフェイル
チップ判定回路５の出力を７工イルナツプ判定結果出力
線１３′に伝達させる役割を果す。ま友データ出力線６
上のテストパタンデータと期待値データ供給線９′上の
期待値データとは排他的論理和により比較される。

したがって本実施例の場合、フェイル情報は高電圧レベ
／Ｌ／　（’　Ｈ″レベル）としてラッチ回路１４にラ
ッチされる。

第４図ｔよ本発明の第３の実施例を示したものでるる。

図において、１６は並直列データ変換回路、１７はフェ
イルチップ判定結果出力端子でめ９、他の番号は第１図
および第２図と同様である。ここで、並直列データ変換
回路１６は従来アナログＬＳＩ等で用いられており、シ
フトレジスタ、データラッチ、データセレクタから構成
される。またアース線や各種半導体メモリ制御信号線等
の省略、チップデコーダの配置等に関する穏々の形態変
更、フェイルチップ判定回路５の構成および配置等に関
する種々の形態変更については前記第２の実施例と同様
である。本実施例の特徴は、前記第２の実施例の特徴に
加えて以下の点が挙げられる。つまり、ウェハ上の各列
にある半導体メモリの一括テスト終了後、そのテスト結
果全並直列データ変換回路全弁して唯一のフェイルチッ
プ判定結果出力端子力・らシリアルにメモリテスタへ伝
達させることでりる。本実施例によるウェハテストの具
体的方法は、列単位における一括テストが行なわれ几後
、並直列データ変換回路１６が動作全開始してテスト結
果をメモリテスタに伝達させることを除けば前記第２の
実施例の場合と同様でろる。まｔ本実施例におけるウェ
ハテスト時間は前記第１および第２の実施例と同様に、
一括テスト対象となる半導体メモリ数をｎとした場合、
従来のほぼｌ／ｎ　　となる。これは、並直列データ変
換回路１６の動作時間をＴ４とし几場合、前記半導体メ
モリヲ笑際にテストする時間Ｔ３との間にＴ４＜＜Ｔｓ
の関係が成立つからである。具体的には、フェイルテッ
プの判定に関しては半導体メモリ２内の全メモリセル数
ｍに相当する読出し動作回数が必要となるが、並直列デ
ータ変換回路１６の動作回数はｎ７ｍとなる。ここで、
ｍ＞＞ｎ　が成立つ之め、最終的にＴ４　＜＜　Ｔ３　
の関係が得られる。

なお、本実施例はフェイルチップ判定結果をシリアルに
メモリテスタへ送出する工うにした例でるるが、第１の
実施例において各半導体メモリから一括して読出したテ
ストパタンデータをシリアルに変換して送出する構成も
可能である。同様に第１の実施例において、何ら〃為の
理由でリアルタイム処理ができない場合に、読出したテ
ストパタンデータを一時蓄積・保持しておく手段を設け
てもよい。

ところで、以上述べてきた本発明では、一括テストの対
象となる複数の半導体メモリのうち電源電圧とアース等
との短絡によるフェイルチップが存在する場合、そのフ
ェイルチップが他の半導体メモリの一括テストを妨げる
恐れがある。例えばウェハテスト制御回路からそのフェ
イルテップのみに電流経路が形成される場合である。こ
の場合、そのフェイルテップを含む一括処理対象となる
複数の半導体メモリがすべてフェイルとして検出される
。このような問題を解決するには、例えば電源電圧とア
ースとの短絡に対して、電源電圧供給線の電圧レベル低
下が半導体メモリの回路誤動作を生じさせない程度に抑
えられる手段を講ずればよい。具体的には、電源電圧が
供給される半導体メモリの端子部分の電流経路に抵抗成
分を直列に挿入接続する方法が考えられる。また、他の
信号が供給される半導体メモリの端子部分の電流経路に
対しても同様に抵抗成分を直列に挿入接続すればよい。

さらに、第５図に示すように、短絡検出回路、電流経路
切離回路（ゲート回路）等を半導体メモリの端子部分に
付加する構成も考えられる。同図は、電源電圧とアース
の短絡に関する当該回路系を表わし次もので、フェイル
チップ判定回路５を半導体メモリ内部に設けｔ例を示し
ている。図において１日は半導体メモリ２内の電源電圧
供給端子、１９は検出回路系層電源電圧供給端子、２０
は検出制御信号入力端子、２１は電流経路切替回路１，
２２は短絡検出回路、２３は電流経路切離回路、２４は
短絡検出信号線である。ここで、この回路系の構成は図
示の配置に限定されず、半導体メモリ２の外部に配置し
てもよい。本実施例の特徴は、短絡時に流れる電流（短
絡電流）を検出して、ウェハ上の各種信号線と半導体メ
モリ内部の各種信号線？切離すことにある。電流経路切
替回路２１をま短絡電流を電圧変化の形で短絡検出回路
２２に伝達する役割および短絡検出時と前記し定テスト
時、通常のメモリ動作時の電流経路を切替える役割を有
する。短絡検出回路２２は電流経路切替回路２１からの
電圧変化を受けて、短絡電流相当の電圧変化検出時に短
絡検出信号を出力するとともに、当該回路内に短絡検出
情報をラッチする役割を有する。上記電流経路切替回路
２１および短絡検出回路２２の電源電圧は端子１９：り
供給される。また電流経路切替回路２２の活性化信号は
端子２０より供給される。電流経路切離回路２３は、短
絡検出信号を受けて、端子から半導体メモリ内部への電
流経路を切離す役割を有する。

短絡検出信号線２４は、電流経路切離回路２３のみなら
ず、前述したフェイルテップ判定回路５にも結線される
。し友がって、短絡検出信号もフェイルチップ判定結果
としてフェイルテップ判定回路５、並直列データ変換回
路１６等を介してメモリテスタに伝達される。

本実施例は半導体メモリの内部と外部とを接続するすべ
ての配線系に対して設けることを基本とする。しかし、
電源系配線が半導体メモリ内部を広範囲に渡って走るの
に対して、各種制御信号線等は半導体メモリ内の各入出
力端子近傍で各種制御回路のＦＥＴゲート部において終
端する場合が多い。このため、本実施例による短絡検出
回路系を電源系配線に対してのみ設け、他の各種制御信
号線等に対しては前記抵抗成分の直列挿入の手法を併用
しても工い。

本実施例による短絡検出のシーケンスは例えば以下のよ
うになる。まず、検出対象の端子を除くすべての端子を
アースに固定するとともに検出系用電源電圧を端子１９
より供給する。次に検出対象の端子に電圧を印加し、そ
の後端子２０より検出制御信号全印加して電流経路切替
回路２１の電圧変化を短絡検出回路２２で検出する。短
絡検出時、短絡検出回路２２は出力の電圧レベルを反転
して忠絡検出信号を出力するとともに、その反転状態を
ラッテする。短絡検出信号は電流経路切離回路２３を活
性化してその電流経路を切離すとともにフェイルテップ
判定回路５に伝達される。その後、当該信号は直接に複
数個のフエイルチッグ判定結果出力端子または並直列デ
ータ変換回路を介してメモリテスタに伝達される。

前記第１〜第３の実施例による一括テストは主トシてフ
ァンクションテストを対象としている。

したがって、以上の短絡検出動作をこの一括テストに先
立って併せて行なうことにより、いわゆるＤＣテストお
よびファンクションテストを含むウェハテストが短時間
のうちに実行できる。

第６図は電流経路切替回路２１、短絡検出回路２２およ
びフェイルチップ判定回路５の構成例を示し几ものでる
る。図中、２５はレベルシフト回路、２６は遅延回路、
２７はテスト制御信号入力端子、２８はリセット回路で
ある。電流経路切替回路２１は抵抗成分およびパストラ
ンジスタの役割をするＦＥＴから構成されている。ここ
で短絡電流は端子１９力）らの電圧印加により上記抵抗
成分を通過する。短絡検出回路２２はフリッププロップ
で構成され、上記電流経路切替回路２１からの電圧変化
がレベルシフト回路２５のシフト設定値以上の場合に当
該フリップフロップが反転して短絡検出信号２４を発生
し、かつ当該信号の情報をラッチする。ここで、リセッ
ト回路２８は端子２Ｔからのテスト制御信号に＝９、こ
の短絡検出回路２２の初期設定を行なう友めの回路であ
る。遅延回路２６は、この短絡検出回路２２の出力とな
る短絡検出信号の電圧レベルを確定するため、端子２０
からの検出制御信号全遅延させる回路である。レベルシ
フト回路２５は短絡電流で生ずる大きな電圧変化に対し
てのみフリップフロップを反転させるために設けられて
おり、電圧の１Ｈ＃　。

＝Ｌ″レベル？生じる位置関係に応じて描該フリップフ
ロップの図示とは反対側の配線上に設けてもよい。さら
にレベルシフト回路２５を設けない構成も可能でるる。

なお、以上述べてきた本発明は、使用されるテストバタ
ンの制限を受けない。を急半導体メモリ内の全メモリセ
ルをテスト対象とせず、一部のメモリセルをテスト対象
から除外したテストバタン全使用することにより、ウェ
ハテスト時間のより大幅な短縮が可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、ウェハ上に形成
された全半導体メモリまたは任意の複数メモリに一括し
てテストパタンデータの書込みができ、かつ書込まれ九
テストパタンデータを一括して読出し、ま之メモリテス
タからウェハ内に供給された期待値データと上記読出さ
れたテストパタンデータとの一括比較が行なえる次め、
ウェハテスト時間を大幅に短縮できる半導体ウェハ構成
が笑現する。また電源電圧および各種信号の供給線に短
絡検出の手段？設けた場合には、ＤＣテストも含むウェ
ハテスト時間が大幅に短縮できる半導体ウェハ構成が冥
現する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す構成図、第２図は
本発明の第２の実施例を示す構成図、第３図はフェイル
テップ判定回路の構成例金示す回路図、第４図は本発明
の第３の笑施例全示す構成図、第５図は短絡検出に係る
回路系を示す構成図、第６図は第５図における電流経路
切替回路、短絡検出回路およびフェイルチップ判定回路
の構成例を示す回路図である。１・・・・半導体ウェハ、２・・φ・半導体メモリ、３
・・・・ウェハテスト制御回路、４・・・・信号線束、
５・働・嘲フェイルテップ判定回路、Ｔ・・・・チップ
列デコーダ、９・・・・期待値データ入力端子、１２．
１８・・・・電源電圧供給端子、１３．１７・・・・フ
ェイルチップ判定結果出力端子、１・４・・・・ラッチ
回路、１６・・争・並直列データ変換回路、２２・−・
・短絡検出回路。

Claims

【特許請求の範囲】

（１）多数の半導体メモリが形成された半導体ウェハに
おいて、複数の半導体メモリをグループ化し、グループ
ごとに、ウェハ外部の試験装置より電源電圧および各種
信号の供給を受けて当該グループ内の半導体メモリに対
しテストパタンデータを書込むとともに書込まれたテス
トパタンデータを読出して外部の試験装置に送出する第
１の手段を同一ウェハ上に設けたことを特徴とする半導
体ウエハ。
（２）第１の手段はテストパタンデータを蓄積・保持す
る手段を有し、半導体メモリから読出したテストパタン
データは上記蓄積・保持手段を介して外部の試験装置に
送出するようにしたことを特徴とする特許請求の範囲第
１項記載の半導体ウェハ。
（３）第１の手段は並列に入力されたデータを直列に出
力する手段を有し、半導体メモリから読出したテストパ
タンデータは上記並直列データ変換手段を介して外部の
試験装置に送出するようにしたことを特徴とする特許請
求の範囲第１項記載の半導体ウェハ。
（４）第１の手段はデコード手段を有し、テストパタン
データの書込みおよび読出しの対象となる半導体メモリ
を上記デコード手段により選択するようにしたことを特
徴とする特許請求の範囲第１項記載の半導体ウェハ。
（５）第１の手段は、各半導体メモリに対する電源電圧
および各種信号供給線の少なくとも電源電圧供給線を含
む１種以上に抵抗成分を有することを特徴とする特許請
求の範囲第１項記載の半導体ウェハ。
（６）第１の手段は、各半導体メモリに対する電源電圧
および各種信号供給線の少なくとも電源電圧供給線を含
む１種以上に短絡検出手段を有することを特徴とする特
許請求の範囲第１項記載の半導体ウェハ。
（７）多数の半導体メモリが形成された半導体ウェハに
おいて、複数の半導体メモリをグループ化し、グループ
ごとに、ウェハ外部の試験装置より電源電圧および各種
信号の供給を受けて当該グループ内の半導体メモリに対
しテストパタンデータを書込むとともに書込まれたテス
トパタンデータを読出す第１の手段を同一ウェハ上に設
けるとともに、当該ウェハ上に、各半導体メモリから読
出されたテストパタンデータと外部の試験装置より供給
される期待値との一致を検出してその検出出力を外部の
試験装置に送出する第２の手段を設けたことを特徴とす
る半導体ウェハ。
（８）第２の手段はテストパタンデータを蓄積・保持す
る手段を有し、一致検出出力は上記蓄積・保持手段を介
して外部の試験装置に送出するようにしたことを特徴と
する特許請求の範囲第７項記載の半導体ウェハ。
（９）第２の手段は並列に入力されたデータを直列に出
力する手段を有し、一致検出出力は上記並直列データ変
換手段を介して外部の試験装置に送出するようにしたこ
とを特徴とする特許請求の範囲第７項記載の半導体ウェ
ハ。
（１０）第１および第２の手段はデコード手段を有し、
テストパタンデータの書込みおよび読出しならびに期待
値との一致検出の対象となる半導体メモリを上記デコー
ド手段により選択するようにしたことを特徴とする特許
請求の範囲第７項記載の半導体ウェハ。
（１１）第１および第２の手段は、各半導体メモリに対
する電源電圧および各種信号供給線の少なくとも電源電
圧供給線を含む１種以上に抵抗成分を有することを特徴
とする特許請求の範囲第７項記載の半導体ウェハ。
（１２）第１および第２の手段は、各半導体メモリに対
する電源電圧および各種信号供給線の少なくとも電源電
圧供給線を含む１種以上に短絡検出手段を有することを
特徴とする特許請求の範囲第７項記載の半導体ウェハ。