JPS62115858A - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JPS62115858A JPS62115858A JP60257160A JP25716085A JPS62115858A JP S62115858 A JPS62115858 A JP S62115858A JP 60257160 A JP60257160 A JP 60257160A JP 25716085 A JP25716085 A JP 25716085A JP S62115858 A JPS62115858 A JP S62115858A
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- JP
- Japan
- Prior art keywords
- channel
- gate
- field effect
- channel type
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電圧回路、特にＰチャンネル形及びＮチャン
ネル形の絶縁ケート形電界効果トランジスタ（以下、単
にｌｏ−ＰＥＴという）を用いた矩′亀圧回路に関する
。
ネル形の絶縁ケート形電界効果トランジスタ（以下、単
にｌｏ−ＰＥＴという）を用いた矩′亀圧回路に関する
。
従来、ＩＱ−ＦＥＴで構成された定電圧回路の一つに第
２図に示す回路かある。この種の定電圧回路は、Ｐチャ
ンネル形ＩＱ−ＦＥＴのしきい値電圧及びＮチャンネル
形ＩＱ−ＦＥＴのしきい値電圧の絶対値の和を検出し、
出力するものである。
２図に示す回路かある。この種の定電圧回路は、Ｐチャ
ンネル形ＩＱ−ＦＥＴのしきい値電圧及びＮチャンネル
形ＩＱ−ＦＥＴのしきい値電圧の絶対値の和を検出し、
出力するものである。
すなわち、Ｐチャンネル形１Ｇ−ｂ’ＥＴＱ４とＮチャ
ンネル形ＩＧ−ＦＥＴＱ３と抵抗几とが電源ＶＤＤ −
ｖｓｓ間に直列に接続されており、一方Ｐチャンネル形
Ｉｃ）−ＦＥＴＱｓとＮチャンネル形ＩＧ−ドＥＴＱ６
も電源ＶＤＤ ｖｓｓ間に直列に接続されている。Ｐ
チャ／ネル形ＩＧ−）’ＥＴＱ４のドレインとケートは
相互に接続されてＰチャンネル彫工Ｇ−Ｆ’ＥＴＱ５の
ゲートに接続されている。Ｎチャン坏ル形ＩＱ−ＦＥＴ
Ｑ、のドレインとゲートも相互に接続されてＮチャンネ
ル形ＩＱ−Ｉ”ＥＴＱ３のケートに接続さｎている。Ｐ
チャンネル形Ｈｊ−ＦＥＴＱ５およびＮチャン耳ル形Ｉ
Ｇ−Ｆ’ＥＴＱ６とのドレイン接続点はＮチャｙ ４
ル形ＩＧ −Ｆ’ＥＴＱ７のゲートに接続さγしている
。このＮチャンネル 形Ｉ Ｇ −ＦＢ ’ｌ’ Ｑ
ｙ （Ｄ トレイ７ ｔｒｉ 出力ｇ＝ Ｖ ＯＶＣｆ
＆続さｆしるとともに、互いにゲート・ドレイン間が短
絡芒ｊしたＰチャンネル形ＩＯ−］’ＥＴＱ９とＮチャ
ンネル形ＩＱ−ＦＥＴＱ８とが直列に接続された負荷に
接続されている。
ンネル形ＩＧ−ＦＥＴＱ３と抵抗几とが電源ＶＤＤ −
ｖｓｓ間に直列に接続されており、一方Ｐチャンネル形
Ｉｃ）−ＦＥＴＱｓとＮチャンネル形ＩＧ−ドＥＴＱ６
も電源ＶＤＤ ｖｓｓ間に直列に接続されている。Ｐ
チャ／ネル形ＩＧ−）’ＥＴＱ４のドレインとケートは
相互に接続されてＰチャンネル彫工Ｇ−Ｆ’ＥＴＱ５の
ゲートに接続されている。Ｎチャン坏ル形ＩＱ−ＦＥＴ
Ｑ、のドレインとゲートも相互に接続されてＮチャンネ
ル形ＩＱ−Ｉ”ＥＴＱ３のケートに接続さｎている。Ｐ
チャンネル形Ｈｊ−ＦＥＴＱ５およびＮチャン耳ル形Ｉ
Ｇ−Ｆ’ＥＴＱ６とのドレイン接続点はＮチャｙ ４
ル形ＩＧ −Ｆ’ＥＴＱ７のゲートに接続さγしている
。このＮチャンネル 形Ｉ Ｇ −ＦＢ ’ｌ’ Ｑ
ｙ （Ｄ トレイ７ ｔｒｉ 出力ｇ＝ Ｖ ＯＶＣｆ
＆続さｆしるとともに、互いにゲート・ドレイン間が短
絡芒ｊしたＰチャンネル形ＩＯ−］’ＥＴＱ９とＮチャ
ンネル形ＩＱ−ＦＥＴＱ８とが直列に接続された負荷に
接続されている。
このような、相補型ＭＯ８集槓回路（以下、単にＣＭＵ
Ｓ−ＩＣという）を用いた定電圧回路は、その出力電圧
がＰチャンネル形Ｍ０８ Ｉ・’ＥＴＱ、及びＮチャン
坏ル形ＭＯ８）’Ｅ’Ｉ’Ｑδのそれぞれのしきい値電
圧の絶対値の和により関係つけられている。従って、か
かる定電圧回路をＣＭ（Ｊ８ ＩＣに内蔵し、内部回路
の電源に使用することは、動作の安定性、低電力化には
極めて有効な手段である。
Ｓ−ＩＣという）を用いた定電圧回路は、その出力電圧
がＰチャンネル形Ｍ０８ Ｉ・’ＥＴＱ、及びＮチャン
坏ル形ＭＯ８）’Ｅ’Ｉ’Ｑδのそれぞれのしきい値電
圧の絶対値の和により関係つけられている。従って、か
かる定電圧回路をＣＭ（Ｊ８ ＩＣに内蔵し、内部回路
の電源に使用することは、動作の安定性、低電力化には
極めて有効な手段である。
しかし、近年にあっては、読み出し専用メモリ（几ＯＭ
）、液晶躯動用電源など、しきい値電圧の絶対値の和と
は関係なく、ある一定の電圧を出力する定電圧回路の必
要性が高まっている。従来の定電圧回路では出力電圧が
しきい値電圧により決建されるため、製造の変動による
影響が太きく、この要求を満たすことは困難である。
）、液晶躯動用電源など、しきい値電圧の絶対値の和と
は関係なく、ある一定の電圧を出力する定電圧回路の必
要性が高まっている。従来の定電圧回路では出力電圧が
しきい値電圧により決建されるため、製造の変動による
影響が太きく、この要求を満たすことは困難である。
本発明の定電圧回路は、第１の抵抗の一端を第１の電源
に接続し、他端をＰチャンネル、Ｎチャンネルの一方の
導電型の第１の電界効果トランジスタのソースに接続し
、該第１のｔ弁効果トランジスタのドレインをＰチャン
ネル、Ｎｆ−ヤンネルの他方の導電型の第２の電界効果
トランジスタのケートとドレイン及び前記他方の４電型
の第３の４界効果トランジスタのゲートに接続し、前記
第１の′電界効果トランジスタのバックケート’を前記
第１の電源に接続し、前記第２．第３の電界効果トラン
ジスタのそれぞれのソース及びノ（ツクゲートを第２の
電源に接続踵該第３の′電界効果トランジスタのドレイ
ンを前記一方の導電型の第４の電界効果トランジスタの
ゲートとドレインに接続するとともに、前記第１の４界
効果トランジスタのゲートを接続し、前記第４の４界効
果トランジスタのバックケート及びソースを前記第１の
電源に接続し間成さ扛る定電流回路と、この定電流回路
の出カフＬ流を直＃、蛋圧に変換する電流電圧変換回路
を具備する定′亀圧回路に於いて、前記第１の抵抗を、
互いｉｒ（ゲート・ドレイン間が短絡烙れた前記一方の
導電型の第５の電界効果トランジスタと前記他方の４電
型の第６の電界効果トランジスタで構成することを特徴
とする。
に接続し、他端をＰチャンネル、Ｎチャンネルの一方の
導電型の第１の電界効果トランジスタのソースに接続し
、該第１のｔ弁効果トランジスタのドレインをＰチャン
ネル、Ｎｆ−ヤンネルの他方の導電型の第２の電界効果
トランジスタのケートとドレイン及び前記他方の４電型
の第３の４界効果トランジスタのゲートに接続し、前記
第１の′電界効果トランジスタのバックケート’を前記
第１の電源に接続し、前記第２．第３の電界効果トラン
ジスタのそれぞれのソース及びノ（ツクゲートを第２の
電源に接続踵該第３の′電界効果トランジスタのドレイ
ンを前記一方の導電型の第４の電界効果トランジスタの
ゲートとドレインに接続するとともに、前記第１の４界
効果トランジスタのゲートを接続し、前記第４の４界効
果トランジスタのバックケート及びソースを前記第１の
電源に接続し間成さ扛る定電流回路と、この定電流回路
の出カフＬ流を直＃、蛋圧に変換する電流電圧変換回路
を具備する定′亀圧回路に於いて、前記第１の抵抗を、
互いｉｒ（ゲート・ドレイン間が短絡烙れた前記一方の
導電型の第５の電界効果トランジスタと前記他方の４電
型の第６の電界効果トランジスタで構成することを特徴
とする。
以下に、本発明を図面を参照して詳細に説明する。
第１図は、本発明の一実施例を示す。この定電圧回路で
は、゛電源ＶＳＳを、互いにゲート・ドレイン間が短絡
されたＮチャン坏ル形ＩＧ−ＦＥＴＱ。
は、゛電源ＶＳＳを、互いにゲート・ドレイン間が短絡
されたＮチャン坏ル形ＩＧ−ＦＥＴＱ。
とＰチャンネル型ＩＱ−Ｆ”ＥＴＱ２を直列に接続して
形成した負荷のＮチャンネル形ｌ０−ＦＥＴＱ＋のソー
スとバ、クゲート、Ｎチャンネル形ＩＱ−ＰＥＴＱ、の
バ、クケート、Ｎチャンネル形ｌ０−ＦＥＴＱｓのソー
スとバックゲート、及びＮチャンネル形１（）−ＦＥＴ
Ｑ７のソースとバックケートに接続し、Ｐチャンネル
形ＩＱ−ＰＥＴ Ｑ２のソースとバックゲートをＮチャ
ンネル形１Ｇ−ＦＥＴＱ３のソースに接続する。Ｎチャ
ンネル形ＩＧ−ＦＢ’ｌ’Ｑ３のケートを、Ｎチャンネ
ル形ｌ０−ＦＥＴ Ｑ６のケートとドレイン、Ｐチャン
ネル形１Ｇ−ｂ’ＥＴＱ５のドレイン及びＮチャンネル
形ＩＧ−ＦＥＴＱ。
形成した負荷のＮチャンネル形ｌ０−ＦＥＴＱ＋のソー
スとバ、クゲート、Ｎチャンネル形ＩＱ−ＰＥＴＱ、の
バ、クケート、Ｎチャンネル形ｌ０−ＦＥＴＱｓのソー
スとバックゲート、及びＮチャンネル形１（）−ＦＥＴ
Ｑ７のソースとバックケートに接続し、Ｐチャンネル
形ＩＱ−ＰＥＴ Ｑ２のソースとバックゲートをＮチャ
ンネル形１Ｇ−ＦＥＴＱ３のソースに接続する。Ｎチャ
ンネル形ＩＧ−ＦＢ’ｌ’Ｑ３のケートを、Ｎチャンネ
ル形ｌ０−ＦＥＴ Ｑ６のケートとドレイン、Ｐチャン
ネル形１Ｇ−ｂ’ＥＴＱ５のドレイン及びＮチャンネル
形ＩＧ−ＦＥＴＱ。
のゲートに接続する。Ｐチャンネル形ＩＧ−Ｆ’ＥＴＱ
５のケートは、Ｐチャンネル形ＩＧ−ＦＥＴ Ｑ４のゲ
ートとドレイン及びＮチャンネル形ｌ０−Ｆ’ＥＴＱ３
のドレインに接続する。Ｎチャンネル形ＩＧ−ＦＥ’ｌ
’Ｑ７のドレインは、互いにゲート・ドレイン間が短絡
されたＮチャンネル形１Ｇ−ＦＥ’ｌ’Ｑ８とＰチャン
ネル形ＩＧ−ＦＥ’ｌ’Ｑ９を直列に接続し形成した負
荷のＮチャンネル形ＩＣ）−ＦＥＴ Ｑｓ ｃｖノース
とバックゲート及び出力泡子■ｏに接続する。Ｐチャン
ネル形ＩＧ−ＦＥＴ Ｑ４のソースとバックゲート、Ｐ
チャンネル形ＩＧ−ＦＥＴＱ、のソースとバックゲート
及びＰチャンネル形ＩＧ−Ｐ’ＥＴＱ９のソースとバッ
クケートは、ＶＤＤ（＝ＯＶ）に接続する。
５のケートは、Ｐチャンネル形ＩＧ−ＦＥＴ Ｑ４のゲ
ートとドレイン及びＮチャンネル形ｌ０−Ｆ’ＥＴＱ３
のドレインに接続する。Ｎチャンネル形ＩＧ−ＦＥ’ｌ
’Ｑ７のドレインは、互いにゲート・ドレイン間が短絡
されたＮチャンネル形１Ｇ−ＦＥ’ｌ’Ｑ８とＰチャン
ネル形ＩＧ−ＦＥ’ｌ’Ｑ９を直列に接続し形成した負
荷のＮチャンネル形ＩＣ）−ＦＥＴ Ｑｓ ｃｖノース
とバックゲート及び出力泡子■ｏに接続する。Ｐチャン
ネル形ＩＧ−ＦＥＴ Ｑ４のソースとバックゲート、Ｐ
チャンネル形ＩＧ−ＦＥＴＱ、のソースとバックゲート
及びＰチャンネル形ＩＧ−Ｐ’ＥＴＱ９のソースとバッ
クケートは、ＶＤＤ（＝ＯＶ）に接続する。
本発明の定電圧回路の出力電圧は次式のように求めるこ
とができる。
とができる。
ただし、Ｒ，は互いにゲート・ドレイン間が短絡され九
Ｎチャンネル形ＩＱ−ＦＥＴＱｌとＰチャンネル形ＩＧ
−ＦＥＴＱ２を直列に接続し形成した負荷抵抗値比２も
同様にＮチャンネル形ｌ０−ＦＥＴＱｓ とＰチャンネ
ル形ＩＱ−ＦＥＴＱ９で形成した負荷抵抗値、ｍ３〜ｍ
７はそれぞれＩＯ−１’ＥＴ Ｑ３〜Ｑ、のチャンネル
寸法比（チャンネル幅／チャンネル長）で表される定数
ｑは電子の電荷量、Ｋはホルツマン定数、Ｔは絶対温度
である。即ち、出力電圧は抵抗の相対比及びｌｏ−ＦＥ
Ｔのチャンネル寸法比で決まる。
Ｎチャンネル形ＩＱ−ＦＥＴＱｌとＰチャンネル形ＩＧ
−ＦＥＴＱ２を直列に接続し形成した負荷抵抗値比２も
同様にＮチャンネル形ｌ０−ＦＥＴＱｓ とＰチャンネ
ル形ＩＱ−ＦＥＴＱ９で形成した負荷抵抗値、ｍ３〜ｍ
７はそれぞれＩＯ−１’ＥＴ Ｑ３〜Ｑ、のチャンネル
寸法比（チャンネル幅／チャンネル長）で表される定数
ｑは電子の電荷量、Ｋはホルツマン定数、Ｔは絶対温度
である。即ち、出力電圧は抵抗の相対比及びｌｏ−ＦＥ
Ｔのチャンネル寸法比で決まる。
とコロでｎｌ ３〜ｍ ７は、ＩＱ−ＰＥＴＱ３〜Ｑ、
の幾例学的チャンネル寸法比であり、集積回路等にあた
っては比較的容易に製造上の精度を得ることができる。
の幾例学的チャンネル寸法比であり、集積回路等にあた
っては比較的容易に製造上の精度を得ることができる。
ＩｔｌはＮチャンネル形ＩＱ−ＦＥＴＱ。
及びＰチャンネル形ＩＧ−ＦＥＴＱ２のそれぞれのしき
い値電圧の絶対値の和により関係づけられており、Ｒ２
も同様にＮチャンネル形ｌ０−）’ＥＴＱ８及びＰチャ
ンネル形ＩＧ−Ｆ’ＥＴＱ、９のそれぞれのしきい値電
圧の絶対値の和に関係づけられている。
い値電圧の絶対値の和により関係づけられており、Ｒ２
も同様にＮチャンネル形ｌ０−）’ＥＴＱ８及びＰチャ
ンネル形ＩＧ−Ｆ’ＥＴＱ、９のそれぞれのしきい値電
圧の絶対値の和に関係づけられている。
ここで、Ｎチャンネル形ｌ０−ＰＥＴ及びＰチャンネル
形ｌ０−ＦＥＴのそれぞれのしきい値電圧の絶対値の和
は製造上バラツキを生じるが、Ｒ１とＲ２の相対比は製
造上のバラツキを互いに打ち消し合い精度よく保たれる
３、故に定電圧回路の出力電圧はしきい値電圧に関せず
製造上の変動に影響を受けない一定電圧を得ることがで
きる。しかも、互いにゲート・ドレイン間が短絡された
Ｎチャンネル形ＩＧ−ＰＥＴとＰチャンネル形ＩＧ−Ｆ
’ＥＴを直列に接続し形成した負荷抵抗Ｒ１及びＲ２は
他のＮチャンネル長Ｇ−ＦＥＴ及びＰチャンネルｌ０−
ＦＥＴと同一工程で製造される為、廉価である。
形ｌ０−ＦＥＴのそれぞれのしきい値電圧の絶対値の和
は製造上バラツキを生じるが、Ｒ１とＲ２の相対比は製
造上のバラツキを互いに打ち消し合い精度よく保たれる
３、故に定電圧回路の出力電圧はしきい値電圧に関せず
製造上の変動に影響を受けない一定電圧を得ることがで
きる。しかも、互いにゲート・ドレイン間が短絡された
Ｎチャンネル形ＩＧ−ＰＥＴとＰチャンネル形ＩＧ−Ｆ
’ＥＴを直列に接続し形成した負荷抵抗Ｒ１及びＲ２は
他のＮチャンネル長Ｇ−ＦＥＴ及びＰチャンネルｌ０−
ＦＥＴと同一工程で製造される為、廉価である。
尚、実施例では、ＩＧ−”ＥＴＱｔ ｔＱ３．Ｑ６゜Ｑ
７．Ｑ８をＮチャンネル形ＦＥ’ｌ’、１Ｇ−ＦＥＴＱ
２゜Ｑ４．Ｑ５．Ｑ９をＰチャンネルＦ Ｅ Ｔの構造
で説明したが、ｌｏ−ＦＥＴＱ２．Ｑ４．Ｑ５．Ｑ９を
Ｎチャンネル形Ｆ Ｅ Ｔに、ＩＱ−Ｆ’ＥＴＱ＋ 、
Ｑｓ 、Ｑｓ 。
７．Ｑ８をＮチャンネル形ＦＥ’ｌ’、１Ｇ−ＦＥＴＱ
２゜Ｑ４．Ｑ５．Ｑ９をＰチャンネルＦ Ｅ Ｔの構造
で説明したが、ｌｏ−ＦＥＴＱ２．Ｑ４．Ｑ５．Ｑ９を
Ｎチャンネル形Ｆ Ｅ Ｔに、ＩＱ−Ｆ’ＥＴＱ＋ 、
Ｑｓ 、Ｑｓ 。
Ｑ？、Ｑ８をＰチャンネル形ト’ Ｅ ’１’でそ扛ぞ
れ構成することができることも明白である。
れ構成することができることも明白である。
し発明の効果〕
本発明によ扛ば、廉価で製造可能なげかりでなく、定電
圧回路の出力電圧のバラツキを抑えられ、量産のバラツ
キが問題となるＩＣ内部にあっては、その効果は顕著で
ある。
圧回路の出力電圧のバラツキを抑えられ、量産のバラツ
キが問題となるＩＣ内部にあっては、その効果は顕著で
ある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の定電圧回路を示す回路図である。 Ｑ！、Ｑ３．Ｑ６．Ｑ７．Ｑ、・・・・・・Ｎチャン坏
ル■Ｇ−ト１ＥＴ％Ｑ２．Ｑ４．Ｑ５．Ｑ、・・・・・
・Ｐチャンネル長Ｑ−ＦＥＴ、Ｒ・・・・・・抵抗。
の定電圧回路を示す回路図である。 Ｑ！、Ｑ３．Ｑ６．Ｑ７．Ｑ、・・・・・・Ｎチャン坏
ル■Ｇ−ト１ＥＴ％Ｑ２．Ｑ４．Ｑ５．Ｑ、・・・・・
・Ｐチャンネル長Ｑ−ＦＥＴ、Ｒ・・・・・・抵抗。
Claims (1)
- 第１の抵抗の一端を第１の電源に接続し、他端をＰチャ
ンネル、Ｎチャンネルの一方の導電型の第１の電界効果
トランジスタのソースに接続し、該第１の電界効果トラ
ンジスタのドレインをＰチャンネル、Ｎチャンネルの他
方の導電型の第２の電界効果トランジスタのゲートとド
レイン及び前記他方の導電型の第３の電界効果トランジ
スタのゲートに接続し、前記第１の電界効果トランジス
タのバックゲートを前記第１の電源に接続し、前記第２
、第３の電界効果トランジスタのそれぞれのソース及び
バックゲートを第２の電源に接続し、該第３の電界効果
トランジスタのドレインを前記一方の導電型の第４の電
界効果トランジスタのゲートとドレインに接続するとと
もに、前記第１の電界効果トランジスタのゲートを接続
し、前記第４の電界効果トランジスタのバックゲート及
びソースを前記第１の電源に接続し構成される定電流回
路と、この定電流回路の出力電流を直流電圧に変換する
電流電圧変換回路を具備する定電圧回路に於いて、前記
第１の抵抗を、互いにゲート・ドレイン間が短絡された
前記一方の導電型の第５の電界効果トランジスタと前記
他方の導電型の第６の電界効果トランジスタで構成する
ことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257160A JPS62115858A (ja) | 1985-11-15 | 1985-11-15 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257160A JPS62115858A (ja) | 1985-11-15 | 1985-11-15 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62115858A true JPS62115858A (ja) | 1987-05-27 |
Family
ID=17302532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257160A Pending JPS62115858A (ja) | 1985-11-15 | 1985-11-15 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115858A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143028A (en) * | 1980-03-17 | 1981-11-07 | Philips Nv | Current stabilizer |
| JPS5793707A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Reference voltage generating circuit |
-
1985
- 1985-11-15 JP JP60257160A patent/JPS62115858A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143028A (en) * | 1980-03-17 | 1981-11-07 | Philips Nv | Current stabilizer |
| JPS5793707A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Reference voltage generating circuit |
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