JPS62114274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62114274A JPS62114274A JP25541485A JP25541485A JPS62114274A JP S62114274 A JPS62114274 A JP S62114274A JP 25541485 A JP25541485 A JP 25541485A JP 25541485 A JP25541485 A JP 25541485A JP S62114274 A JPS62114274 A JP S62114274A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ソース、オーミック（ソースおよびドレイン）電極を同
時に形成できるセルファライン形の電界効果トランジス
タ（ＦＥＴ）の形成方法を提起し、オーミックコンタク
トを完全にし、かつプロセスの簡易化をはかる。
時に形成できるセルファライン形の電界効果トランジス
タ（ＦＥＴ）の形成方法を提起し、オーミックコンタク
トを完全にし、かつプロセスの簡易化をはかる。
本発明はＦＥＴのソース、オーミック電極を同時に形成
できる半導体装置の製造方法に関する。
できる半導体装置の製造方法に関する。
集積回路等の個々の素子としてＦＥＴは多用されている
が、集積化が進むにともない、プロセスを単純にするこ
とが重要である。
が、集積化が進むにともない、プロセスを単純にするこ
とが重要である。
第２図は従来例の方法によるＦＥＴの断面図である。
図は２次元電子ガス電界効果トランジスタ（２ＤＥＣ−
ＰＥＴ）を示す。
ＰＥＴ）を示す。
図において、１１は半導体基板でガリウム砒素（ＧａＡ
ｓ）基板を用い、この上に真性（無添加）ガリウム砒素
（１−ＧａＡｓ）層１２、ｎ型アルミニウムガリウム砒
素（ｎ−ＡＩＧａＡｓ）層１３、ｎ＋型ガリウム砒素（
ｎ ” −ＧａＡｓ）層１４を順次成長する。
ｓ）基板を用い、この上に真性（無添加）ガリウム砒素
（１−ＧａＡｓ）層１２、ｎ型アルミニウムガリウム砒
素（ｎ−ＡＩＧａＡｓ）層１３、ｎ＋型ガリウム砒素（
ｎ ” −ＧａＡｓ）層１４を順次成長する。
つぎに、オーミック領域にオーミックメタルとして金／
金ゲルマニウム（Ａｕ／ＡｕＧｅ）層１６．１７を形成
し、加熱して合金化領域１８．１９を形成する。
金ゲルマニウム（Ａｕ／ＡｕＧｅ）層１６．１７を形成
し、加熱して合金化領域１８．１９を形成する。
さらに、ゲートメタルとしてアルミニウム（ＡＩ）層１
５を被着してＦＥＴを形成する。
５を被着してＦＥＴを形成する。
図中、２ＤＥＣは２次元電子ガス層を示す。
以上のように、従来のＦＥＴ型半導体装置の製造方法は
、オーミックメタルとゲートメタル（ショットキメタル
）を別々に形成していたため、製造プロセスが複雑であ
った。
、オーミックメタルとゲートメタル（ショットキメタル
）を別々に形成していたため、製造プロセスが複雑であ
った。
また、従来のオーミックメタルとゲートメタルを同一材
料で同時に形成する方法では、その材料はショットキメ
タルに限られており、そのためオーミックコンタクト抵
抗を下げることは困難であった。
料で同時に形成する方法では、その材料はショットキメ
タルに限られており、そのためオーミックコンタクト抵
抗を下げることは困難であった。
従来のＦＥＴ型半導体装置の製造方法は、オーミックメ
タルとゲートメタルを別々に形成していたため、製造プ
ロセスが複雑であった。
タルとゲートメタルを別々に形成していたため、製造プ
ロセスが複雑であった。
上記問題点の解決は、半導体基板上に、もしくはその上
に成長された半導体層上に、第１の半導体層（４）と第
２の半導体層（５）を順次成長し、ゲート領域の両側に
位置するオーミック領域の該第２の半導体層と該第１の
半導体層の厚さ方向の一部を除去し、オーミック領域の
該第１の半導体層上、およびゲート領域の該第２の半導
体層上に金属層（７）、（８）、および（６）を形成し
て加熱により合金化する工程を含む本発明による半導体
装置の製造方法により達成される。
に成長された半導体層上に、第１の半導体層（４）と第
２の半導体層（５）を順次成長し、ゲート領域の両側に
位置するオーミック領域の該第２の半導体層と該第１の
半導体層の厚さ方向の一部を除去し、オーミック領域の
該第１の半導体層上、およびゲート領域の該第２の半導
体層上に金属層（７）、（８）、および（６）を形成し
て加熱により合金化する工程を含む本発明による半導体
装置の製造方法により達成される。
本発明は、オーミック領域とデー１Ｍ域におけるメタル
を同時に形成し、合金化してソース、ドレインとゲート
を作り分けるものである。
を同時に形成し、合金化してソース、ドレインとゲート
を作り分けるものである。
そのため、ゲート領域の直下では、第２、および第１の
半導体層の厚さを、第１の半導体層上部で゛メタルと第
２の半導体層の合金化を停止させるような厚さに選ぶ。
半導体層の厚さを、第１の半導体層上部で゛メタルと第
２の半導体層の合金化を停止させるような厚さに選ぶ。
オーミック領域では、従来例と同様°に通常通りの合金
化を行う。
化を行う。
第１図は本発明の方法によるＦＥＴの断面図である。
図において、１は半導体基板でＧａＡｓ基板を用い、こ
の上に ｉ ＧａＡｓ層２． ２０ＥＧへの電子供給層としてキャリア濃度２ Ｘ １
０”ｃｍ−３のｎ −ＡＩＧａＡｓｉｌ ３、第１の半
導体層としてｉ −ＡＩＧａＡｓ層４、第２の半導体層
としてＧａＡｓ層５ を順次成長する。
の上に ｉ ＧａＡｓ層２． ２０ＥＧへの電子供給層としてキャリア濃度２ Ｘ １
０”ｃｍ−３のｎ −ＡＩＧａＡｓｉｌ ３、第１の半
導体層としてｉ −ＡＩＧａＡｓ層４、第２の半導体層
としてＧａＡｓ層５ を順次成長する。
第２の半導体層のＧａＡｓＦ５の導電型、キャリア濃度
は何でもよいが、その厚さは合金化を考慮して選ぶ必要
がある。
は何でもよいが、その厚さは合金化を考慮して選ぶ必要
がある。
つぎに、通常のりソグラフィを用いて、ゲート領域の両
側にあるオーミック領域を開口したレジストパターンを
マスクにして、第２の半導体層のＧａＡｓＦ５と第１の
半導体層の１−ＡＩＧａＡｓ層４の厚さ方向の一部をエ
ツチングで除去する。
側にあるオーミック領域を開口したレジストパターンを
マスクにして、第２の半導体層のＧａＡｓＦ５と第１の
半導体層の１−ＡＩＧａＡｓ層４の厚さ方向の一部をエ
ツチングで除去する。
この場合、ＡｌＧａＡｓのエツチングレートがＧａＡｓ
のそれより大きいエッチャント、例えば沃化カリウム系
エッチャントを用いることにより、図示のように第１の
半導体層のｉ −ＡＩＧａＡｓ層４はアンダカソトされ
て、ゲートＨ域では第２の半導体層のＧａＡｓ層５の庇
（オーバハング）を生ずる。
のそれより大きいエッチャント、例えば沃化カリウム系
エッチャントを用いることにより、図示のように第１の
半導体層のｉ −ＡＩＧａＡｓ層４はアンダカソトされ
て、ゲートＨ域では第２の半導体層のＧａＡｓ層５の庇
（オーバハング）を生ずる。
このオーバハングが形成されることにより、各令頁域の
メタルがセルファラインで形成できる。
メタルがセルファラインで形成できる。
つぎに、オーミック領域の第１の半導体層のｉ −ＡＩ
ＧａＡｓＦ ４上、およびゲート領域の第２の半導体層
のＧａＡｓ層５上に、オーミックメタルとしてＡｕ／Ａ
ｕＧｅ層７．８、および６を形成し、加熱して合金化領
域９．１０を形成する。
ＧａＡｓＦ ４上、およびゲート領域の第２の半導体層
のＧａＡｓ層５上に、オーミックメタルとしてＡｕ／Ａ
ｕＧｅ層７．８、および６を形成し、加熱して合金化領
域９．１０を形成する。
このとき、ゲート領域は最適化された厚さをもつ第２の
半導体層のＧａＡｓＦ５のみすべてを合金化する（すべ
てを合金化するため、合金化領域９．１０のように特に
番号を付していない）。
半導体層のＧａＡｓＦ５のみすべてを合金化する（すべ
てを合金化するため、合金化領域９．１０のように特に
番号を付していない）。
以上により、ゲートショットキは第１の半Ｗ体層の１−
ＡＩＧａＡｓ層４をバリアとしてゲート作用を行うこと
ができる。
ＡＩＧａＡｓ層４をバリアとしてゲート作用を行うこと
ができる。
以上詳細に説明したように本発明によれば、オーミック
メタルを、ゲート領域にもオーミック領域と同時に形成
でき、簡単にセルファラインのＦＥＴを形成できる。
メタルを、ゲート領域にもオーミック領域と同時に形成
でき、簡単にセルファラインのＦＥＴを形成できる。
すなわち、オーミンクコンタクト抵抗を低くし、製造プ
ロセスが簡単な製造方法が得られる。
ロセスが簡単な製造方法が得られる。
第１図は本発明の方法によるＦＩＥＴの断面図、第２図
は従来例の方法によるＦＥＴの断面図である。 図において、 １は半導体基板でＧａＡｓ基板、 ２はｉ −ＧａＡｓ層、 ３はｎ−＾ＩＧａＡｓＪｉ。 ４は第１の半導体層でｉ −ＡＩＧａＡｓ層、５は第２
の半立体層でＧａＡｓ層、 ６．７．８はオーミックメタルで＾ｕ／ＡｕＧｅＮ５９
．１０は合金化領域 図面の浄書（内容に変更なし） Ａ（イｉ ａｆｔ、ｆ１方２１’Ｊ５ＦＥＴｔｎ断ｉ
図第 １ 図゛ イ見兼イク・し方５夫（’ｊ５Ｆ＆乃酢命図第 ２ 図 手続補正書（試 昭和 年 月 日 ６１．２．１７ １、 Ｅ牛の耘 昭和６０年特許願第２５５４１４号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許山崩υ、 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富 士 通 株 式 会 社４、代理人 住所 神奈川県川崎市中原区上小田中１０１５番地富士
通株式会社内 昭和６１年 １月２８日 （発送日） ６、補正の対象
は従来例の方法によるＦＥＴの断面図である。 図において、 １は半導体基板でＧａＡｓ基板、 ２はｉ −ＧａＡｓ層、 ３はｎ−＾ＩＧａＡｓＪｉ。 ４は第１の半導体層でｉ −ＡＩＧａＡｓ層、５は第２
の半立体層でＧａＡｓ層、 ６．７．８はオーミックメタルで＾ｕ／ＡｕＧｅＮ５９
．１０は合金化領域 図面の浄書（内容に変更なし） Ａ（イｉ ａｆｔ、ｆ１方２１’Ｊ５ＦＥＴｔｎ断ｉ
図第 １ 図゛ イ見兼イク・し方５夫（’ｊ５Ｆ＆乃酢命図第 ２ 図 手続補正書（試 昭和 年 月 日 ６１．２．１７ １、 Ｅ牛の耘 昭和６０年特許願第２５５４１４号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許山崩υ、 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富 士 通 株 式 会 社４、代理人 住所 神奈川県川崎市中原区上小田中１０１５番地富士
通株式会社内 昭和６１年 １月２８日 （発送日） ６、補正の対象
Claims (1)
- 半導体基板上に、もしくはその上に成長された半導体層
上に、第１の半導体層（４）と第２の半導体層（５）を
順次成長し、ゲート領域の両側に位置するオーミック領
域の該第２の半導体層と該第１の半導体層の厚さ方向の
一部を除去し、オーミック領域の該第１の半導体層上、
およびゲート領域の該第２の半導体層上に金属層（７）
、（８）、および（６）を形成して加熱により合金化す
る工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25541485A JPS62114274A (ja) | 1985-11-14 | 1985-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25541485A JPS62114274A (ja) | 1985-11-14 | 1985-11-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114274A true JPS62114274A (ja) | 1987-05-26 |
Family
ID=17278430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25541485A Pending JPS62114274A (ja) | 1985-11-14 | 1985-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003301950A (ja) * | 2002-03-26 | 2003-10-24 | General Electric Co <Ge> | 軸方向に延びるシール歯をもつ吸込型面シール |
-
1985
- 1985-11-14 JP JP25541485A patent/JPS62114274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003301950A (ja) * | 2002-03-26 | 2003-10-24 | General Electric Co <Ge> | 軸方向に延びるシール歯をもつ吸込型面シール |
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