JPS62108620A - サンプリングａｆｃ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、たとえば、テレピノ目ン送信機のＦＭ変調
器などに用いられるＶＣＯ（電圧制御発振器）などに用
いられるサンプリングＡＦＣ（自動周波数制御）装置に
関する。

〔発明の技術的背景〕

第４図は従来から知られているサンプリングＡＦＣ回路
の軌路系統を示すブロック図である。

この第４図において、　ＶＣＯ１（電圧制御発振器）は
系が落ちついたとき要求されている出力周波数ｆｏとな
るものであり、この出力の一部は分配されて、ＡＦＣ回
路の比較信号人力ｆｖａｏとしてスイッチ２の一方の入
力端に送出１れるようになっている。

一方、別に用意された基準信号源３から、スイッチ２の
他方の入力端に基準信号ｆｒｅｔが導入されるようにな
っている。基準信号源３は通常水晶発振器により得られ
るようになっている。

この基準信号ｆｒ・ｆはｆｒ＠ｔｚｆｏに選ばれている
。

スイッチ２はさらに、制御ノｆルス発生回路４の出力端
に接続てれ、この制御・ヤルス発生回路４で生成される
スイッチ駆動信号により駆動式れ、比較信号ｆｖａｏ　
ｓ基準信号ｆｒ＠ｔを交互に取り込む。

こΩスイッチ２はかなシ高速動作を要求されるため、一
般にダイオードスイッチなどの電子的スイッチが用いら
れるが、半導体スイッチの場合、性能対コストの面から
経済的に達成できるアイソレーションは５０ｄＢ程度で
ある。そのため、比較信号ｆｖｃｏに対しては基準信号
３の漏洩分が、基準信号ｆｒ＠ｆに対しては比較信号の
漏洩分が不要成分としてとり込まれることになる。

この様子を第５図にスペクトラムとして示す。

この門５図はｆｒｅｆ’ｘ＜　ｆｖｃｏのときを示すも
ので、実線ａ、ｄは比較信号ｆｖｏｏ取込時リーａすｄ
（Ｄ／’Ｕはアイソレーション）を示し、点線す、ａは
基準信号ｆｒ＠ｆの取込時Ｗ勺７　、ｃ／ｂを示す。、
さて、第４図において、スイッチ２の出力はＡＭ分を除
去するためにリミッタ５を通り、ＢＰＦ　（パンドック
スフィルタ）６で高調波を抑圧されて周波数弁別器（以
下、ＤＩＳＣという）１に入力される。

このＤＩＳＣ７出力は比較信号ｆｖａｏと基準信号ｆｒ
ｅｆの周波数差により第６図のような様子を示す。この
第６図はたとえばＤＩＳＣ７が負極性の場合を示す。第
６図（、）はｆｖｏｏ＜ｊ’ｒ＠ｆ＊第６図（ｂ）はｆ
ｖａｏ＝　ｆｒｅｔ、第６図（、）はｆｖｃｏ＞ｆｒｅ
ｆの状態を示している。第６図（＆）のＩはｆｒ＠ｆデ
ータ、■はｆｖｅｏデータである。

次に１．　ＤＩＳＣ７の出力は比較信号側サンプルホー
ルド回路８（以１、サンプルホールドラＳ−Ｈと略記す
る）および基準信号側Ｓ−Ｈ回路９に送られる。比較信
号側Ｓ−Ｈ回路８には、制御パルス発生回路４から比較
信号側１３−１（）臂ルスが送られ、基準信号側Ｓ−Ｈ
回路９には同様にして制御・量ルス発生回路４から基準
側３−　ＨｉＪ？ルスが送られる。

これにより、ＤＩＳＣ７から出力される比較信号のデー
タは比較信号側８−Ｈ回路８において、比較信号側Ｓφ
Ｈパルスでホールドでれる。同様にして、ＤＩＳＣ７か
ら出力される基準信号のデータは基準信号側８＠Ｈ回路
９において、基準信号側Ｓ−Ｈノ４ルスでホールドきれ
る。

比較信号側Ｓ−Ｈ回路８の出力と基準信号側Ｓ−Ｈ回路
９の出力は次設の加算器Ｊ　Ｏ’で逆極性で加算器れ、
比較信号ｆｖｃｏと基準信号ｆｒｅｔの誤差信号Ｖｇｒ
が得られる。

この誤差信号ｖｘｒはローフ９ス゛フイルタ（以下、Ｌ
ＰＦという）１１を経由してＡＦＣＩｌｌ圧、すなわち
、ＶＣＯ制御信号となり、系は前記誤差信号□Ｖｍｒを
零とするように動作する。

〔背景技術の問題点〕

このようにして、比較信号ｆｖａｏは制御てれて、目標
とする出力周波数ｆｏに引き込まれようとするが、この
とき、　ｆｖａｏ　＝　ｆｒｅｆとする従来のサンプリ
ングＡＦＣ回路では、重大な問題が生じる。

この問題とは、ＤＩＳＣ７の出力における零ビート成分
である。前記したように、スイッチ２のアイソレージ望
ンは経済的に実現できるのが５０ｄＢ位である。したが
って、比較信号ｆｖｃｏ・と基準信号ｆｒ・ｆによる零
ビートの発生は避けられない。

また、　ＡＦＣルーゾは゛必然的にＦＭ変調器の制御電
圧となるため、比較信号ｆｖａｏが出力周波数ｆｏに近
くなる程、ビート成分に対する変調指数が大きくなりル
ープの利得は上昇するため、ＶＣＯＪの制御電圧に重畳
てれたビート成分が無視できなくなり、そのため比較信
号ｆｖａｏが出力周波数ｆｏに収束できず、出力周波数
ｆｏから大きく離調することはないが、出力周波数ｆｏ
の近くを在役する、いわゆるゆらぎ状態を呈する。

第７図はＤＩＳＣ７の出力における零ビート成分の様子
を示している。この第７図において、出力周波数ｆｏに
対して、サンプリングの度に誤差電圧がＶｘｒ１〜ＶＩ
ｌｒ５のごとくに変化し、系が発散して出力周波数ｆ０
に収束でき彦い。

これは前記したように、ＶＣＯ１の変調感度にも関係す
るので、ＦＭ変調器などで所定の変調入力に対して周波
数偏移を大きく取りたいが、無変調時のキャリアをでき
るだけ安定にしたい場合などに深刻な問題となる。

なお、前記のアイソレーションを精密に調整して７０ｄ
Ｂ位にしてもゆらぎの完全な解決には６一 なり得なかったことを実験的に確認している。

〔発明の目的〕

この発明は上記従来の欠点を除去するためになきれたも
ので、ｖＣＯの周波数のゆらぎ現象を極めて軽微にし、
かつ、普通程度の努力でたとえば、スイッチのアイソレ
ーションなどのハードウェアの達成を可能とするサンプ
リングＡＦＣ装置を提供することを目的とする。

〔発明の概要〕

この発明のサンプリングＡＦＣ装置は、電圧制御発振器
の出力の一部を取り出しだ比較信号と基準信号ｆｏにオ
フセット分Δｆを加算または減算した基準側の信号とを
弁別手段で弁別し、この弁別手段で弁別した基準側の信
号からオフセット分Δｆを第１の手段で相殺し、この第
１の手段でオフセット分Δｆを相殺した信月と弁別手段
で弁別された比較手段とを第２の手段で加算して誤差信
号を検出し、第２の手段から制御信号を電圧制御発振器
に送出して誤差信号が零となるようにしたものである。

〔発明の実施例〕

以下、この発明のサンプリングＡＦＣ装置の実施例につ
いて図面に基づき説明する。第１図はその一実施例の構
成を示すブロック図である。

この第１図において、第４図と同一部分は重複を避ける
ために、同一部分には同一符号を付するのみにとどめ、
第４図とは異なる部分を主体にして説明する。

この第１図を第４図と比較しても明らかなように、第１
図では、符号１〜１１で示す部分は第４図と同様である
が、基準信号ｆｒ＠ｆの周波数が第４図の場合とは異な
り、　ｆｙ＠ｆ’＝ｆｏ＋Δｆまたはｆｒｅｆ　＝　ｆ
ｏ−Δｆに選定きれている点が第４図とは異彦る。

さらに、この第１図では基準信号側Ｓ−Ｈ回路９の出力
端は加算回路１２の一方の入力端に接続されている。こ
の加算回路１２の他方の入力端には、Δｆに相当する分
をオフセットする信号１２ｍが入力されるようになって
いる。

この加算回路１２は、Δｆに相当する分なオフセットし
て出力データを出力周波数ｆｏ相当に戻すためのもので
ある。この加算回路１２の出力は加算器１０の逆相入力
端に導入され、前記比較信号と逆極性で加算される。そ
の他の構成は第４図と全く同じである。

このように構成することにより、制御パルス発生回路４
から出力てれるスイッチ駆動信号によりスイッチ２が駆
動てれ、スイッチ２は比較信号ｆｖｅｏまたは基準信号
ｆｒ＠ｆ（＝ｆｏ＋Δｆまたはｆｏ−Δｆ）を交互に取
り込み、リミッタ５に送り、そこでＡＭ分を除去した後
、ＢＰＦ　６で高調波を抑圧し、　ＤＩＳＣ７に出力す
る。

ＤＩＳＣ７において、基準信号ｆｒ＠ｆと比較信号ｆｖ
ａｏの周波数を夫々弁別し、比較信号弁別出力は比較信
号側８−Ｈ回路８に送られ、そこで制御ノ苧ルス発生回
路４からの比較信号側Ｓ　−）１　／＃ルスでホールド
される。

同様にして、ＤＩＳＣ７からの基準信号弁別出力は基準
信号側Ｓ−Ｈ回路９に取り込まれ、基準信号側８−Ｈパ
ルスによって、ホールドされる。

この基準信号側Ｓ−Ｈ回路９の出力と信号１２ｍが加算
回路１２に加えられ、そこで、基準信号ｆｒｅｆ＝ｆｏ
＋Δｆのとき、３１分を減算し、また、基準信号ｆｒｅ
ｆ−ｆｏ−Δｆのとき、３１分を加算する。

このようにオフセットして加算回路１２から出力周波数
ｆｏ相当のｒ−夕が出力される。この出力と比較信号側
８−Ｈ回路８の出力は加算器１０で逆極性で加算して基
準信号ｆｒ＠ｔとの誤差信号ｖｘｒが得られる。この誤
差信号はＬＰＦ　１１を経て、■ＣＯ？１１１１制御信
号としてＶＣＯ１に送られる。

いま、基準信号ｆｒｉａｆ＝ｆｏ＋Δｆに選んだ場合を
考えると、この場合のＤＩＳＣ７の出力波形は第２図に
示すようになる。この第２図において、ａはｆｒｅｆデ
ータ、ｂはｆｖｃｏデータＣｆｖｏｏ＜ｉｏ）、ＣはΔ
ｆに相当する出力、ｄはｆｖｃｏ＝ｆｏのときを示して
いる。

このＤＩＳＣ７の出力はすでに述べたように、それぞれ
比較信号側８−Ｈ回路８、基準信号側Ｓ−Ｈ回路９にホ
ールドされる。

次に、比較信号ｆｖａｏのデータは加算器１０に入力さ
れるが、基準信号ｆｒｅｆのデータはΔｆオフセット用
の加算回路１２において、Δｆに相当するデータが相殺
される。したがって、この加算回路１２における出力デ
ータはｆｒ＊ｆ＝ｉ。

に選んだ場合と等価になる。

この加算回路１２から出力されるｆｏ相当のデータと比
較信号ｆｖｅｏのデータが加算器１０で逆極性で加算さ
れて、その出力端に誤差信号ｖＥｒが得られる。この誤
差信号ＶＩＣｒはすでに述べたようにＬＰＦ　１１を経
由して、ＶＣＯ制御信号となってＶＣＯ１に加えられ、
かくして、系は誤差信号を零とするように作動する。

つまり、基準信号ｆｒ＠ｆをｆｒｅｔ−ｆｏ＋Δｆとし
たとき、ｆｖａｏ＝ｆｏになるようにＡＦＣが動作する
。

このことは、ＤＩＳＣ７の出力に現われるビート周波数
がΔｆであることな示す。ＡＦＣルーゾは全体としてＬ
ＰＦ形でめり、そのカットオフ周波数も通常数１００　
Ｈｚである。

したがって、Δｆを数１０ｋＨｚ〜数１００　ｋＨｚに
選べば（ＡＦＣルーゾの引き込み範囲の１０分０１位が
適当）、系のＬＰＦ効果により、ＶＣＯ制御信号に重畳
されるビート成分は殆んど無視できるほど小さくなυ、
ｆｖｃｏがｆｏに引き込まれたときに従来のサンプリン
グＡＦＣ回路で見られた制御４ｇ号の発散によるゆらぎ
現象を除去でき安定なＡＦＣ動作が期待できる。

なお、第１図の実施例では、系全体をアナログ系で処理
しているが、比較信号側Ｓ−Ｈ回路８、基準信号側Ｓ−
Ｈ回路９以降ＬＰＦ　Ｊ　１までをデジタル処理した場
合でも、同様の効果が期待できる。第３図はその実施例
である。

この第３図において、第１図と同一部分には同一符号を
付してその説明を省略し、第１図とは異なる部分を主体
にして説明する。この第３図において、符号１〜７で示
す部分は第１図と全く同じであり、符号２１以降で示す
部分が第１図とは異なるものである。

すなわち、ＤＩＳＣ７の出力はたとえば、１２ビツトの
Ａ／Ｄ（アナログ／デジタル）コンバータ２１に送出す
るようになっている。この４（勺コンバータ２１には制
御パルス発生回路４から、（巾コマンドパルス４ａが出
力され、このＡ／Ｄコマンドパルス４ａに基づき、　Ｄ
ＩＳＣ７の出力をｒジタル変換するようになっている。

このＮ勺コンバータ２１の出力はラッチ回路２２．２３
に転送されるようになっている。ラッチ回路２２には、
制御〕９ルス発生回路４からの基準ラッチノ９ルス４ｂ
が入力されるようになっており、この基準ラッチパルス
４ｂに基づき、ψコンバータ２１から出力式れる基準信
号ｆｒ＠ｆのデジタルデータがラッチされるようになっ
ている。

同様にして、制御ｉ’？ルス発生回路４からの比較ラッ
チパルス４Ｃに基づきラッチ回路２３はφコンバータ２
１から出力される比較信号のデジタルデータがランチさ
れるようになっている。

このラッチ回路２３の出力はインバータ２４を介してア
ダー２５の一方の入力端に導入されるようになっている
。

ラッチ回路２２．２３の出力はたとえば１２ビツトとな
っており、ラッチ回路２２の出力はアダー２６の一方の
入力端に入力てれるようになっている。このアダー２６
の他方の入力端には、オフセット信号２６ｍが入力され
るようになっている。

このアダー２６は基準信号ｆｒｅｔでオフセットしたΔ
ｆに相当するデータを相殺するためのオフセット回路で
ある。このアダー２６の出力もアダー２５に送出式れる
ようになっている。

アダー２５はアダー２６の出力とインバータ２４の出力
を加算して１２ビツトの出力なアダー２７に送出するよ
うになっている。アダー２７はこのアダー２５の出力と
ラッチ回路２８の出力とを加算してラッチ回路２８に１
６ビツトで出力するようになっている。

アダー２７とラッチ回路２８とにより、巡回アダー２９
を構成してｂる。この巡回アダー２９の出力、すなわち
、ラッチ回路２８の出力は１２ビツトでＤ／Ａ　（デジ
タル／アナログ）コンパータ３０に出力するようになっ
ている。こノＤ／Ａ　コア　バー　タ３０からＶＣＯｆ
ＩＩＩＪ御信号ＶＣＯ１に出力するようになって−る。

次にこの第３図の実施例の動作について説明する。この
動作の説明に際しても、第１図と異なる部分を主として
述べることにする。ＤＩＳＣ７の出力なψコンバータ２
１でデジタル化し、基準信号のデジタルデー夕は基準ラ
ッチパルス４ａでラッチ回路２２にラッチするとともに
、比較信号のデジタルデータは比較ラッチノ９ルス４Ｃ
でラッチ回路２３にラッチでれる。

ラッチ回路２２でラッチ式れた基準信号のデシタルデー
タおよびラッチ回路２３でラッチされた比較信号のデジ
タルデータはそれぞれ次のサンプリングのときまでデジ
タル値でホールド式れている。

次のサンプリングのときにラッチ回路２３でホールドさ
れた比較信号のデジタルデータはインバータ２４で極性
が反転されて、アダー２５に送られる。また、ラッチ回
路２２でホールド式れだ基準信号のデジタルデータはア
ダー２６に送られる。

このアダー２６には、信号２６ｈも入力されており、ア
ダー２６は基準信号ｆｒｅｆでオフセットしたΔｆに相
当するデータを相殺して、アダー２５に出力する。しだ
がって、このアダー２６の出力とインバータ２４の出力
とをアダー２５で加算することにより、誤差信号が得ら
れる。

この誤差信号は巡回アダー２９を経て、デジタル値のｖ
ＣＯ制御信号となり、Ｄ／Ａコンバータ３０でアナログ
のｖＣＯ制御信号に変換され、ＶＣＯｆに送られる。こ
れにより、系はアダー２５から出力てれる誤差信号を零
とするように、動作する。

すなわち、この第３図の実施例においても、たとえば、
ｆｌｅｆ＝ｆｏ＋Δｆとしたとき、ｆｖａ。＝ｆｏにな
るようにＡＦＣが動作する。このことは、ＤＩＳＣ７の
出力に現われるビート周波数がΔｆであることを示す。

また、ＡＦＣルーゾが全体としてＬＰＦ形であることも
第１図の場合と同じであり、系の、ＬＰＦ効果によりＶ
ＣＯ制御信号に重畳されるビート成分が抑圧され、比較
信号ｆｖｅｏが出力周波数ｆｏに引き込まれたときに、
従来のサンプリングＡＦＣ回路で見られた制御信号の発
散によるゆらぎ現象を除去し、安定ｆｉ　ＡＦＣ動作を
提供しうることも第１図の実施例と同様である。

〔発明の効果〕

以上述べたようにこの発明のサンプリングＡＦＣ装置に
よれば、ＶＣＯが規定の周波数に引き込まれた時にゆら
ぎの少ない質のよい出力信号が得られる効果を奏する。

【図面の簡単な説明】 第１図はこの発明のサンプリングＡＦＣ装置の一実施例
のブロック図、第２図は同上サンプリングＡＦＣ装置に
おける周波数弁別器の出力波形図、第３図はこの発明の
サンプリングＡＦＣ装置の他の実施例のブロック図、第
４図は従来のサンプリングＡＦＣ回路のブロック図、第
５図は第４図のサンプリングＡＦＣ回路のスイッチの出
力における周波数スペクトラム、第６図は第４図のサン
プリングＡＦＣ回路における周波数弁別器の出力波形図
、第７図は第４図のサンプリングＡＦＣ回路における周
波数弁別器の出力の零ビートを示す図である。 １・・・電圧制御発振器、２・・・スイッチ、３・・・
基準信号源、４・・・制御パルス発生回路、７・・・周
波数弁別器、８・・・比較信号側サンプルホールド回路
、９・・・基準信号側サンプルホールド回路、１０・・
・加算器、１２・・・加算回路、２１・・・Ａ／Ｄコン
バータ、２２，２３．２８・・・ラッチ回路、２４・・
・インバータ、２５〜２７・・・アダー、３０…Ｄ／Ａ
コンバータ。

Claims (1)

【特許請求の範囲】
1. 目標とする出力周波数ｆ＿０を発生する電圧制御発振器
   と、この電圧制御発振器の出力の一部を取り出した比較
   信号と基準信号ｆ＿０にオフセット分Δｆを加算または
   減算した基準側の信号とを弁別する弁別手段と、この弁
   別手段で弁別した上記基準側の信号からオフセット分Δ
   ｆを相殺する第１の手段と、この第１の手段の出力と上
   記弁別手段で弁別した比較信号とを加算してその両者間
   の誤差信号を検出してこの誤差信号が零となるように電
   圧制御発振器を動作させるための制御信号を出力する第
   ２の手段とを具備するサンプリングＡＦＣ装置。