JPH0666687B2 - サンプリングａｆｃ装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、たとえば、テレビジョン送信機のFM変調器
などに用いられるVCO（電圧制御発振器）などに用いら
れるサンプリングAFC（自動周波数制御）装置に関す
る。

〔発明の技術的背景〕

第４図は従来から知られているサンプリングAFC回路の
概略系統を示すブロック図である。この第４図におい
て、VCO1（電圧制御発振器）は系が落ちついたとき要求
されている出力周波数_０となるものであり、この出力
の一部は分配されて、AFC回路の比較信号入力vcoとし
てスイッチ２の一方の入力端に送出されるようになって
いる。

一方、別に用意された基準信号源３から、スイッチ２の
他方の入力端に基準信号refが導入されるようになっ
ている。基準信号源３は通常水晶発振器により得られる
ようになっている。この基準信号refはref＝_０に
選ばれている。

スイッチ２はさらに、制御パルス発生回路４の出力端に
接続され、この制御パルス発生回路４で生成されるスイ
ッチ駆動信号により駆動され、比較信号vco、基準信
号refを交互に取り込む。

このスイッチ２はかなり高速動作を要求されるため、一
般にダイオードスイッチなどの電子的スイッチが用いら
れるが、半導体スイッチの場合、性能対コストの面から
経済的に達成できるアイソレーションは50dB程度であ
る。そのため、比較信号vocに対しては基準信号３の
漏洩分が、基準信号refに対しては比較信号の漏洩分
が不要成分としてとり込まれることになる。

この様子を第５図にスペクトラムとして示す。この第５
図はref≠vcoのときを示すもので、実線a,dは比較
信号vco取込時Ｄ／Ｕ＝ａ／ｄ（Ｄ／Ｕはアイソレー
ション）を示し、点線b,cは基準信号refの取込時Ｄ／
Ｕ＝ｃ／ｂを示す。

さて、第４図において、スイッチ２の出力はAM分を除去
するためにリミッタ５を通り、BPF（バンドパスフィル
タ）６で高調波を抑圧されて周波数弁別器（以下、DISC
という）７に入力される。

このDISC7出力は比較信号vcoと基準信号refの周波
数差により第６図のような様子を示す。この第６図はた
とえばDISC7が負極性の場合を示す。第６図（ａ）はv
co＜ref,第６図（ｂ）はvco＝ref,第６図（ｃ）
はvco＜refの状態を示している。第６図（ａ）のＩ
はrefデータ、IIはvcoデータである。

次に、DISC7の出力は比較信号側サンプルホールド回路
８（以下、サンプルホールドをＳ・Ｈと略記する）およ
び基準信号側Ｓ・Ｈ回路９に送られる。比較信号側Ｓ・
Ｈ回路８には、制御パルス発生回路４から比較信号側Ｓ
・Ｈパルスが送られ、基準信号側Ｓ・Ｈ回路９には同様
にして制御パルス発生回路４から基準側Ｓ・Ｈパルスが
送られる。

これにより、DISC7から出力される比較信号のデータは
比較信号側Ｓ・Ｈ回路８において、比較信号側Ｓ・Ｈパ
ルスでホールドされる。同様にして、DISC7から出力さ
れる基準信号のデータは基準信号側Ｓ・Ｈ回路９におい
て、基準信号側Ｓ・Ｈパルスでホールドされる。

比較信号側Ｓ・Ｈ回路８の出力と基準信号側Ｓ・Ｈ回路
９の出力は次段の加算器10で逆極性で加算され、比較信
号vcoと基準信号refの誤差信号Ｖ_Erが得られる。

この誤差信号Ｖ_Erはローパスフィルタ（以下、LPFとい
う）11を経由してAFC電圧、すなわち、VCO制御信号とな
り、系は前記誤差信号Ｖ_Erを零とするように動作する。

〔背景技術の問題点〕

このようにして、比較信号vcoは制御されて、目標と
する出力周波数_０に引き込まれようとするが、このと
き、vco＝refとする従来のサンプリングAFC回路で
は、重大な問題が生じる。

この問題とは、DISC7の出力における零ビート成分であ
る。前記したように、スイッチ２のアイソレーションは
経済的に実現できるのが50dB位である。したがって、比
較信号vcoと基準信号refによる零ビートの発生は避
けられない。

また、AFCループは必然的にFM変調器の制御電圧となる
ため、比較信号vcoが出力周波数_０に近くなる程、
ビート成分に対する変調指数が大きくなりループの利得
は上昇するため、VCO1の制御電圧に重畳されたビート成
分が無視できなくなり、そのため比較信号vcoが出力
周波数_０に収束できず、出力周波数_０から大きく離
調することはないが、出力周波数_０の近くを往復す
る、いわゆるゆらぎ状態を呈する。

第７図はDISC7の出力における零ビート成分の様子を示
している。この第７図において、出力周波数_０に対し
て、サンプリングの度に誤差電圧がＶ_Er1〜Ｖ_Er3のごと
くに変化し、系が発散して出力周波数_０に収束できな
い。

これは前記したように、VCO1の変調感度にも関係するの
で、FM変調器などで所定の変調入力に対して周波数偏移
を大きく取りたいが、無変調時のキャリアをできるだけ
安定にしたい場合などに深刻な問題となる。

なお、前記のアイソレーションを精密に調整して70dB位
にしてもゆらぎの完全な解決にはなり得なかったことを
実験的に確認している。

〔発明の目的〕

この発明は上記従来の欠点を除去するためになされたも
ので、VCOの周波数のゆらぎ現象を極めて軽微にし、か
つ、普通程度の努力でたとえば、スイッチのアイソレー
ションなどのハードウェアの達成を可能とするサンプリ
ングAFC装置を提供することを目的とする。

〔発明の概要〕

この発明のサンプリングAFC装置は、電圧制御発振器の
出力の一部を取り出した比較信号と基準信号_０にオフ
セット分Δを加算または減算した基準側の信号とを弁
別手段で弁別し、この弁別手段で弁別した基準側の信号
からオフセット分Δを第１の手段で相殺し、この第１
の手段でオフセット分Δを相殺した信号と弁別手段で
弁別された比較手段とを第２の手段で加算して誤差信号
を検出し、第２の手段から制御信号を電圧制御発振器に
送出して誤差信号が零となるようにしたものである。

〔発明の実施例〕

以下、この発明のサンプリングAFC装置の実施例につい
て図面に基づき説明する。第１図はその一実施例の構成
を示すブロック図である。この第１図において、第４図
と同一部分は重複を避けるために、同一部分には同一符
号を付するのみにとどめ、第４図とは異なる部分を主体
にして説明する。

この第１図を第４図と比較しても明らかなように、第１
図では、符号１〜11で示す部分は第４図と同様である
が、基準信号refの周波数が第４図の場合とは異な
り、ref＝_０＋Δまたはref＝_０−Δに選定
されれている点が第４図とは異なる。

さらに、この第１図では基準信号側Ｓ・Ｈ回路９の出力
端は加算回路12の一方の入力端に接続されている。この
加算回路12の他方の入力端には、Δに相当する分をオ
フセットする信号12aが入力されるようになっている。

この加算回路12は、Δに相当する分をオフセットして
出力データを出力周波数_０相当に戻すためのものであ
る。この加算回路12の出力は加算器10の逆相入力端に導
入され、前記比較信号と逆極性で加算される。その他の
構成は第４図と全く同じである。

このように構成することにより、制御パルス発生回路４
から出力されるスイッチ駆動信号によりスイッチ２が駆
動され、スイッチ２は比較信号vcoまたは基準信号r
ef（＝_０＋Δまたは_０−Δ）を交互に取り込
み、リミッタ５に送り、そこでAM分を除去した後、BPF6
で高調波を抑圧し、DISC7に出力する。

DISC7において、基準信号refと比較信号vcoの周波
数を夫々弁別し、比較信号弁別出力は比較信号側Ｓ・Ｈ
回路８に送られ、そこで制御パルス発生回路４からの比
較信号側Ｓ・Ｈパルスでホールドされる。

同様にして、DISC7からの基準信号弁別出力は基準信号
側Ｓ・Ｈ回路９に取り込まれ、基準信号側Ｓ・Ｈパルス
によって、ホールドされる。この基準信号側Ｓ・Ｈ回路
９の出力と信号12aが加算回路12に加えられ、そこで、
基準信号ref＝_０＋Δのとき、Δ分を減算し、
また、基準信号ref＝_０−Δのとき、Δ分を加
算する。

このようにオフセットして加算回路12から出力周波数
_０相当のデータが出力される。この出力と比較信号側Ｓ
・Ｈ回路８の出力は加算器10で逆極性で加算して基準信
号refとの誤差信号Ｖ_Erが得られる。この誤差信号はL
PF11を経て、VCO制御信号としてVCO1に送られる。

いま、基準信号ref＝_０＋Δに選んだ場合を考え
ると、この場合のDISC7の出力波形は第２図に示すよう
になる。この第２図において、ａはrefデータ、ｂは
vcoデータ（vco＜_０）、ｃはΔに相当する出
力、ｄはvco＝_０のときを示している。

このDISC7の出力はすでに述べたように、それぞれ比較
信号側Ｓ・Ｈ回路８、基準信号側Ｓ・Ｈ回路９にホール
ドされる。

次に、比較信号vcoのデータは加算器10に入力される
が、基準信号refのデータはΔオフセット用の加算
回路12において、Δに相当するデータが相殺される。
したがって、この加算回路12における出力データはre
f＝_０に選んだ場合と等価になる。

この加算回路12から出力される_０相当のデータと比較
信号vcoのデータが加算器10で逆極性で加算されて、
その出力端に誤差信号Ｖ_Erが得られる。この誤差信号Ｖ
_Erはすでに述べたようにLPF11を経由して、VCO制御信号
となってVCO1に加えられ、かくして、系は誤差信号を零
とするように作動する。

つまり、基準信号refをref＝_０＋Δとしたと
き、vco＝_０になるようにAFCが動作する。このこと
は、DISC7の出力に現われるビート周波数Δであるこ
とを示す。AFCループは全体としてLPF形であり、そのカ
ットオフ周波数も通常数100Hzである。

したがって、Δを数10kHz〜数100kHzに選べば（AFCル
ープの引き込み範囲の10分の１位が適当）、系のLPF効
果により、VCO制御信号に重畳されるビート成分は殆ん
ど無視できるほど小さくなり、vcoが_０に引き込ま
れたときに従来のサンプリングAFC回路で見られた制御
信号の発散によるゆらぎ現象を除去でき安定なAFC動作
が期待できる。

なお、第１図の実施例では、系全体をアナログ系で処理
しているが、比較信号側Ｓ・Ｈ回路８、基準信号側Ｓ・
Ｈ回路９以降LPF11までをデジタル処理した場合でも、
同様の効果が期待できる。第３図はその実施例である。

この第３図において、第１図と同一部分には同一符号を
付してその説明を省略し、第１図とは異なる部分を主体
にして説明する。この第３図において、符号１〜７で示
す部分は第１図と全く同じであり、符号21以降で示す部
分が第１図とは異なるものである。

すなわち、DISC7の出力はたとえば、12ビットのＡ／Ｄ
（アナログ／デジタル）コンバータ21に送出するように
なっている。このＡ／Ｄコンバータ21には制御パルス発
生回路４からＡ／Ｄコマンドパルス4aが出力され、この
Ａ／Ｄコマンドパルス4aに基づき、DISC7の出力をデジ
タル変換するようになっている。

このＡ／Ｄコンバータ21の出力はラッチ回路22,23に転
送されるようになっている。ラッチ回路22には、制御パ
ルス発生回路４からの基準ラッチパルス4bが入力される
ようになっており、この基準ラッチパルス4bに基づき、
Ａ／Ｄコンバータ21から出力される基準信号refのデ
ジタルデータがラッチされるようになっている。

同様にして、制御パルス発生回路４からの比較ラッチパ
ルス4cに基づきラッチ回路23はＡ／Ｄコンバータ21から
出力される比較信号のデジタルデータがラッチされるよ
うになっている。

このラッチ回路23の出力はインバータ24を介してアダー
25の一方の入力端子に導入されるようになっている。

ラッチ回路22,23の出力はたとえば12ビットとなってお
り、ラッチ回路22の出力はアダー26の一方の入力端に入
力されるようになっている。このアダー26の他方の入力
端には、オフセット信号26aが入力されるようになって
いる。

このアダー26は基準信号refでオフセットしたΔに
相当するデータを相殺するためのオフセット回路であ
る。このアダー26の出力もアダー25に送出されるように
なっている。

アダー25はアダー26の出力とインバータ24の出力を加算
して12ビットの出力をアダー27に送出するようになって
いる。アダー27はこのアダー25の出力とラッチ回路28の
出力とを加算してラッチ回路28に16ビットで出力するよ
うになっている。

アダー27とラッチ回路28とにより、巡回アダー29を構成
している。この巡回アダー29の出力、すなわち、ラッチ
回路28の出力は12ビットでＤ／Ａ（デジタル／アナロ
グ）コンバータ30に出力するようになっている。このＤ
／Ａコンバータ30からVCO制御信号VCO1に出力するよう
になっている。

次にこの第３図の実施例の動作について説明する。この
動作の説明に際しても、第１図と異なる部分を主として
述べることにする。DISC7の出力をＡ／Ｄコンバータ21
でデジタル化し、基準信号のデジタルデータは基準ラッ
チパルス4aでラッチ回路22にラッチするとともに、比較
信号のデジタルデータは比較ラッチパルス4cでラッチ回
路23にラッチされる。

ラッチ回路22でラッチされた基準信号のデジタルデータ
およびラッチ回路23でラッチされた比較信号のデジタル
データはそれぞれ次のサンプリングのときまでデジタル
値でホールドされている。

次のサンプリングのときにラッチ回路23でホールドされ
た比較信号のデジタルデータはインバータ24で極性が反
転されて、アダー25に送られる。また、ラッチ回路22で
ホールドされた基準信号のデジタルデータはアダー26に
送られる。

このアダー26には、信号26aも入力されており、アダー2
6は基準信号refでオフセットしたΔに相当するデー
タを相殺して、アダー25に出力する。したがって、この
アダー26の出力とインバータ24の出力とをアダー25で加
算することにより、誤差信号が得られる。

この誤差信号は巡回アダー29を経て、デジタル値のVCO
制御信号となり、Ｄ／Ａコンバータ30でアナログのVCO
制御信号に変換され、 VCO1に送られる。これにより、系はアダー25から出力さ
れる誤差信号を零とするように、動作する。

すなわち、この第３図の実施例においても、たとえば、
ref＝_０＋Δとしたとき、 vco＝_０になるようにAFCが動作する。このことは、
DISC7の出力に現われるビート周波数がΔであること
を示す。また、AFCループが全体としてLPF形であること
も第１図の場合と同じであり、系のLPF効果によりVCO制
御信号に重畳されるビート成分が抑圧され、比較信号
vcoが出力周波数_０に引き込まれたときに、従来のサ
ンプリングAFC回路で見られた制御信号の発散によるゆ
らぎ現象を除去し、安定なAFC動作を提供しうることも
第１図の実施例と同様である。

〔発明の効果〕

以上述べたようにこの発明のサンプリングAFC装置によ
れば、VCOが規定の周波数に引き込まれた時にゆらぎの
少ない質のよい出力信号が得られる効果を奏する。

【図面の簡単な説明】

第１図はこの発明のサンプリングAFC装置の一実施例の
ブロック図、第２図は同上サンプリングAFC装置におけ
る周波数弁別器の出力波形図、第３図はこの発明のサン
プリングAFC装置の他の実施例のブロック図、第４図は
従来のサンプリングAFC回路のブロック図、第５図は第
４図のサンプリングAFC回路のスイッチの出力における
周波数スペクトラム、第６図は第４図のサンプリングAF
C回路における周波数弁別器の出力波形図、第７図は第
４図のサンプリングAFC回路における周波数弁別器の出
力の零ビートを示す図である。 １……電圧制御発振器、２……スイッチ、３……基準信
号源、４……制御パルス発生回路、７……周波数弁別
器、８……比較信号側サンプルホールド回路、９……基
準信号側サンプルホールド回路、10……加算器、12……
加算回路、21……Ａ／Ｄコンバータ、22,23,28……ラッ
チ回路、24……インバータ、25〜27……アダー、30……
Ｄ／Ａコンバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保田 啓一 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 桃沢 英明 東京都渋谷区神南２丁目２番１号 日本放 送協会放送センター内 (56)参考文献 特開 昭61−288578（ＪＰ，Ａ) 特開 昭61−239786（ＪＰ，Ａ) 特開 昭60−24733（ＪＰ，Ａ) 特開 昭55−61111（ＪＰ，Ａ) 実開 昭55−14306（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】目標とする出力周波数_０を発生する電圧
   制御発振器と、この電圧制御発振器の出力の一部を取り
   出した比較信号と基準信号_０にオフセット分Δを加
   算または減算した基準側の信号とを弁別する弁別手段
   と、この弁別手段で弁別した上記基準側の信号からオフ
   セット分Δを相殺する第１の手段と、この第１の手段
   の出力と上記弁別手段で弁別した比較信号とを加算して
   その両者間の誤差信号を検出してこの誤差信号が零とな
   るように電圧制御発振器を動作させるための制御信号を
   出力する第２の手段とを具備するサンプリングAFC装
   置。