JPS62105478A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62105478A JPS62105478A JP60244091A JP24409185A JPS62105478A JP S62105478 A JPS62105478 A JP S62105478A JP 60244091 A JP60244091 A JP 60244091A JP 24409185 A JP24409185 A JP 24409185A JP S62105478 A JPS62105478 A JP S62105478A
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- 238000005036 potential barrier Methods 0.000 claims description 11
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- 238000010586 diagram Methods 0.000 description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は新しい動作原理に基づく半導体装置に関するも
のである。
のである。
［先行技術の説明］
従来より半導体素子としでは、バイポーラトランジスタ
、電界効果トランジスタあるいはザイリスタなど各種の
ものが存在しているが、これらの素子の場合、単一また
は複数の電圧入力（Ｖｌ、Ｖ２゜・・・・・）あるいは
電流入力（ＩＩＴＴ２１・・・・・）に対して、１つの
伝達関数ｆ（Ｖ Ｉ 、Ｖ ２ 、・−−−）またはｆ
（Ｉ＋。
、電界効果トランジスタあるいはザイリスタなど各種の
ものが存在しているが、これらの素子の場合、単一また
は複数の電圧入力（Ｖｌ、Ｖ２゜・・・・・）あるいは
電流入力（ＩＩＴＴ２１・・・・・）に対して、１つの
伝達関数ｆ（Ｖ Ｉ 、Ｖ ２ 、・−−−）またはｆ
（Ｉ＋。
Ｉ２．・・・・・）による出力が得られる一次元的構造
を持つものであった。また、静電誘導トランジスタの場
合は、電圧入力（Ｖ ｓ ＊ Ｖ ２）に対して電位障
壁１Ｆ（Ｖｌ、Ｖｌ）が形成され、これに応じて１つの
伝達関数ｆ（ψ）により出力が得られるものであり、二
次元的な構造を持つものであった。
を持つものであった。また、静電誘導トランジスタの場
合は、電圧入力（Ｖ ｓ ＊ Ｖ ２）に対して電位障
壁１Ｆ（Ｖｌ、Ｖｌ）が形成され、これに応じて１つの
伝達関数ｆ（ψ）により出力が得られるものであり、二
次元的な構造を持つものであった。
このように、従来の半導体装置は、１つの伝達関数を有
する一次元ないしは二次元的な構造をなすものに過ぎず
、集積密度を上げるにも構造上の限界があった。
する一次元ないしは二次元的な構造をなすものに過ぎず
、集積密度を上げるにも構造上の限界があった。
［発明の目的コ
本発明は、従来の半導体装置における高集積化の限界を
破る全く新しい構造の半導体装置を提供することを目的
とする。
破る全く新しい構造の半導体装置を提供することを目的
とする。
［発明の概要コ
本発明の半導体素子は、ある電圧入力（Ｖｌ、Ｖｌ。
Ｖ３）に対して、ある電位障壁？（Ｖｔ、Ｖｌ、Ｖ３）
が形成され、これに応じて２つのｆ（ψ）およびｇ（曹
）という伝達関数により決まる２つの異なる出力が得ら
れるもので、三次元的構造を持つものである。
が形成され、これに応じて２つのｆ（ψ）およびｇ（曹
）という伝達関数により決まる２つの異なる出力が得ら
れるもので、三次元的構造を持つものである。
ココテ、ｆ（？）とｇ （Ｍ’ ）とはある関係式ｆ（
’Ｊ’）＝ｈ（ｇ（ψ））で結ばれている。上記の３つ
の場合で、各々伝達関数は温度Ｔおよび不純物濃度や寸
法やバンドギャップなどの構造パラメータにて決められ
る。
’Ｊ’）＝ｈ（ｇ（ψ））で結ばれている。上記の３つ
の場合で、各々伝達関数は温度Ｔおよび不純物濃度や寸
法やバンドギャップなどの構造パラメータにて決められ
る。
［発明の実施例］
以下、本発明の実施例について説明するが、具体的構成
を説明する前に概念的説明を行なう。
を説明する前に概念的説明を行なう。
第１図は１本発明による半導体装置の電極配列を示す概
念図で、半導体装置は殆んど真性に近い（πまたはＶ）
半導体にて形成される活性領域およびその外縁部に、そ
れぞれ対向して配置された２対のｐ型およびｎ型領域の
４つの電極から成る。Ｚ方向には何ら変化がないので、
第１図にはＺ方向に垂直な断面を示しである。
念図で、半導体装置は殆んど真性に近い（πまたはＶ）
半導体にて形成される活性領域およびその外縁部に、そ
れぞれ対向して配置された２対のｐ型およびｎ型領域の
４つの電極から成る。Ｚ方向には何ら変化がないので、
第１図にはＺ方向に垂直な断面を示しである。
第２図は、第１図の坐り落体装置のＡ−Ａ’（ｘ軸）お
よびＢ−Ｂ’ （ｙ軸）に沿った無バイアスの平衡状態
におけるエネルギーバンド図を示したもので、Ｐ、ｃは
伝導帯レベル、Ｅｊは真性レベル−ＥＦはフェルミレベ
ル、Ｅｖは価電子レベルである。また、第３図は第１図
の半導体装置にお（プる正孔および電子に対するポテン
シャル分布図を示したもので、ＶＯ，Ｖｌはｎ型電極の
ポテンシャル、Ｖｌ、Ｖ３はｐ型電極のポテンシャルを
表わし、矢印はそれぞれ電子および正孔の流れの方向を
表わしている。電位障壁は、バルクの中心部に全電極の
ビルドイン電圧により静電的に誘起され、Ｘまたはｙ軸
方向で電子に対し、また、それと直交する軸方向で正孔
に対し電位の頂点として働く。
よびＢ−Ｂ’ （ｙ軸）に沿った無バイアスの平衡状態
におけるエネルギーバンド図を示したもので、Ｐ、ｃは
伝導帯レベル、Ｅｊは真性レベル−ＥＦはフェルミレベ
ル、Ｅｖは価電子レベルである。また、第３図は第１図
の半導体装置にお（プる正孔および電子に対するポテン
シャル分布図を示したもので、ＶＯ，Ｖｌはｎ型電極の
ポテンシャル、Ｖｌ、Ｖ３はｐ型電極のポテンシャルを
表わし、矢印はそれぞれ電子および正孔の流れの方向を
表わしている。電位障壁は、バルクの中心部に全電極の
ビルドイン電圧により静電的に誘起され、Ｘまたはｙ軸
方向で電子に対し、また、それと直交する軸方向で正孔
に対し電位の頂点として働く。
本発明による素子は基本的には三次元的動作を行なうも
のであり、半導体中の正孔および電子双方に対して単一
の電位障壁が働くという独特の性質を持つものである。
のであり、半導体中の正孔および電子双方に対して単一
の電位障壁が働くという独特の性質を持つものである。
それに、一方のチャネルを徐々にピンチオフさせると、
もう一方のチャネルのパンチスルー電流が増加するとい
う相補的情報出力の特徴を持つ。
もう一方のチャネルのパンチスルー電流が増加するとい
う相補的情報出力の特徴を持つ。
電位障壁により制御されるので、双方の出力電流は負の
温度係数を有し、各々の相補的チャネルにおいて、−次
元のＳＩＴと同様な各々対応する端子電圧に対して依存
性を持つものである。即ち、非飽和特性、高いトランス
コンダクタンスを有する。実際のデバイスでは直列抵抗
効果により、高電流領域で指数関数特性からのずれが生
じるであろう。このデバイスは接地Ｊ′ンよび逆バイア
ス状態の接合しか持たない。主たる電流はｎチャネルで
正孔、ｎチャネルで電子である多数キャリアによるドリ
フト電流で、両チャネルが交差する共通の障壁部を通っ
て流れる。
温度係数を有し、各々の相補的チャネルにおいて、−次
元のＳＩＴと同様な各々対応する端子電圧に対して依存
性を持つものである。即ち、非飽和特性、高いトランス
コンダクタンスを有する。実際のデバイスでは直列抵抗
効果により、高電流領域で指数関数特性からのずれが生
じるであろう。このデバイスは接地Ｊ′ンよび逆バイア
ス状態の接合しか持たない。主たる電流はｎチャネルで
正孔、ｎチャネルで電子である多数キャリアによるドリ
フト電流で、両チャネルが交差する共通の障壁部を通っ
て流れる。
第３図に示すように、直交する両チャネルを流れる電流
は、電位分布の鞍点付近の断面により決まる交点で殆ん
ど一本の線−１−に、各々両方向とも乗ってくる。この
点はデバイスパラメータやバイアス条件によって決まっ
てくる。結果的にこの点において、常に変化する正孔と
電子によるプラズマが存在する。この交差部１±極めて
小さいことから、本質的に高電界動作であり、キャリア
移動度が極めて高く（速度飽和および結晶温度による制
限がある）、従って、キャリアの再結合は殆んど起こら
ない。
は、電位分布の鞍点付近の断面により決まる交点で殆ん
ど一本の線−１−に、各々両方向とも乗ってくる。この
点はデバイスパラメータやバイアス条件によって決まっ
てくる。結果的にこの点において、常に変化する正孔と
電子によるプラズマが存在する。この交差部１±極めて
小さいことから、本質的に高電界動作であり、キャリア
移動度が極めて高く（速度飽和および結晶温度による制
限がある）、従って、キャリアの再結合は殆んど起こら
ない。
第４図、第５図は第１図の半導体装置の動作説明図で、
第４図は一対の対向電極を接続した場合（Ｖ＋＝ｖ３）
、第５図は２組の対向ｆｌｉ極のうちそれぞれ一方を接
地した場合（ｙ ｏ ＝ｖ Ｉ＝Ｏ）の動作説明図であ
る。
第４図は一対の対向電極を接続した場合（Ｖ＋＝ｖ３）
、第５図は２組の対向ｆｌｉ極のうちそれぞれ一方を接
地した場合（ｙ ｏ ＝ｖ Ｉ＝Ｏ）の動作説明図であ
る。
第４図に示すように同型の電極を接続した場合には、各
々ｐまたはｎチャネルのＳＩＴ動作を行ない、但し単一
の出力のみ得られる。
々ｐまたはｎチャネルのＳＩＴ動作を行ない、但し単一
の出力のみ得られる。
一方、第５図に示すように、一方のｐおよびｎ電極を接
地した場合、次に示す動作モードで記される形に簡単化
される。
地した場合、次に示す動作モードで記される形に簡単化
される。
Ｉｎ＝ｆ（り ・・・・・・（
１）Ｉｐ＝ｇ（ψ） ・・・・・
・（２）ψ＝Φ（ＶＰ＋Ｖｎ＋Ｔ＋構造パラメータ）
・・・・・・（３）ここで、Ｉｎ ： ｎチャネル出力 丁ｐ：ｎチャネル出力 曹：電位障壁 Ｖｐ ： ｐ電位 ＶＮ：ｎ電位 Ｔ：温度 この場合、両方向即ち正孔および電子電流に関しては、
ＳＩＴの各々のチャネルの場合と同様に動作する。差異
としては、正孔および電子に対する電位障壁の頂点（共
に同一接点である）が第５図に示すのように、対電極の
対称軸」二にある必要はなく、バイアスなしの時の位置
に対して異った両端子バイアスにより両端に△だけ位置
を変える点である。
１）Ｉｐ＝ｇ（ψ） ・・・・・
・（２）ψ＝Φ（ＶＰ＋Ｖｎ＋Ｔ＋構造パラメータ）
・・・・・・（３）ここで、Ｉｎ ： ｎチャネル出力 丁ｐ：ｎチャネル出力 曹：電位障壁 Ｖｐ ： ｐ電位 ＶＮ：ｎ電位 Ｔ：温度 この場合、両方向即ち正孔および電子電流に関しては、
ＳＩＴの各々のチャネルの場合と同様に動作する。差異
としては、正孔および電子に対する電位障壁の頂点（共
に同一接点である）が第５図に示すのように、対電極の
対称軸」二にある必要はなく、バイアスなしの時の位置
に対して異った両端子バイアスにより両端に△だけ位置
を変える点である。
次に、本発明による半導体装置の具体的実施例について
述べる。
述べる。
上記したように、本発明による半導体装置においては、
正孔および電子に対するドリフ１へ電界が電位障壁付近
で直交することが基本的に必要である。即ち、このこと
はｎ領域、Ｉ−？ Ｊ：びｎ領域が互いに対向して配置
することを意味する。従って、本発明の実施に当っては
、少なくと１〕２つの直交する軸方向を有する三次元座
標系、即ち、円筒座標系および直交座標系を用いて実現
できる。
正孔および電子に対するドリフ１へ電界が電位障壁付近
で直交することが基本的に必要である。即ち、このこと
はｎ領域、Ｉ−？ Ｊ：びｎ領域が互いに対向して配置
することを意味する。従って、本発明の実施に当っては
、少なくと１〕２つの直交する軸方向を有する三次元座
標系、即ち、円筒座標系および直交座標系を用いて実現
できる。
第６図は円筒座標系を用いて実現した例で円形およびリ
ング状の同心配列による［」のである。これに対して第
７図は直交座標系も・用いて実現したもので、直線に平
行したものである。また、第６図、第７図の（Ａ）はプ
レナー構造の例である。この場合は、横力向ドリフＩ〜
電界を形成するためより深い接合が必要となる。第６図
、第７図の（Ｂ）は切込構造の例である。ここでは、両
方向と浅い接合でも動作可能である。第６図の場合、チ
ャネルがそれ自身で閉じているから特別に端部を作る必
要がないが、第７図の場合は、Ｚ方向に素子を制限する
必要があるから、チャネルの端を切る必要がある。これ
は絶縁分離のみにて実現可能である。また、第６図は単
体デバイスへの応用が好ましく、第７図は集積化に適し
ている。
ング状の同心配列による［」のである。これに対して第
７図は直交座標系も・用いて実現したもので、直線に平
行したものである。また、第６図、第７図の（Ａ）はプ
レナー構造の例である。この場合は、横力向ドリフＩ〜
電界を形成するためより深い接合が必要となる。第６図
、第７図の（Ｂ）は切込構造の例である。ここでは、両
方向と浅い接合でも動作可能である。第６図の場合、チ
ャネルがそれ自身で閉じているから特別に端部を作る必
要がないが、第７図の場合は、Ｚ方向に素子を制限する
必要があるから、チャネルの端を切る必要がある。これ
は絶縁分離のみにて実現可能である。また、第６図は単
体デバイスへの応用が好ましく、第７図は集積化に適し
ている。
なお、上記実施例では、電極の対称的配列により、より
簡単に実現できるもので、図中の説明にもこの例を用い
たが、これは本発明に必ずしも必要な条件ではない。
簡単に実現できるもので、図中の説明にもこの例を用い
たが、これは本発明に必ずしも必要な条件ではない。
次に、第７図（Ａ）の構造を用いて５ｉ（１１１）上に
縦方向ｎチャネル、横力向ｎチャネル構成で溝切絶縁分
離により、得られた結果を第８図に示す。素子領域はＮ
ｒ＋＝５Ｘ１０” ａｍ ’のシ型エピタキシャル層
を用いた。ここで、第５図の動作モード即ちｎおよびｎ
領域のうち各々１つを接地し、他を逆バイアスとする。
縦方向ｎチャネル、横力向ｎチャネル構成で溝切絶縁分
離により、得られた結果を第８図に示す。素子領域はＮ
ｒ＋＝５Ｘ１０” ａｍ ’のシ型エピタキシャル層
を用いた。ここで、第５図の動作モード即ちｎおよびｎ
領域のうち各々１つを接地し、他を逆バイアスとする。
一８＝
第８図において、Ｘ軸はｎ領域へのバイアス（Ｖｐ）、
Ｙ１軸はｎチャネルの電子電流（Ｔｎ）、Ｙ２軸はｎチ
ャネルの正孔電流（■ρ）でｎ領域へのバイアス（Ｖｎ
）をパラメータとしている。一方のチャネルの電流の増
加に伴ない、他方の電流の減少がみられるが、これは夫
々ｆ（’Ｐ）、ｇ（ｔｌ？）で表わされる伝達関数にて
記述されるものである。
Ｙ１軸はｎチャネルの電子電流（Ｔｎ）、Ｙ２軸はｎチ
ャネルの正孔電流（■ρ）でｎ領域へのバイアス（Ｖｎ
）をパラメータとしている。一方のチャネルの電流の増
加に伴ない、他方の電流の減少がみられるが、これは夫
々ｆ（’Ｐ）、ｇ（ｔｌ？）で表わされる伝達関数にて
記述されるものである。
［発明の効果コ
以上のように本発明によれば、小さい容量と高いトラン
スコンダクタンスにより１両方向とも極めて速い動作が
できる。また、二次元動作により、極めてコンパクトに
集積化できる。また、単一デバイス中に交互スイッチを
実現することができる。
スコンダクタンスにより１両方向とも極めて速い動作が
できる。また、二次元動作により、極めてコンパクトに
集積化できる。また、単一デバイス中に交互スイッチを
実現することができる。
（例えば、ｎチャネルがピンチオフでｎチャネルが伝導
、または、ｎチャネルがピンチオフでｎチャネルが伝導
）。また、相補スイッチを用いたデジタル論理回路の集
積化、また、−・方のキャリア型に対する伝達関数ｆ、
他方のキャリア型に対する伝達関数ｇを関係づける情報
伝達関数ｆ ＝ ｈ （ｇ）を作り込み、アナログ情報
処理に用いることができる。
、または、ｎチャネルがピンチオフでｎチャネルが伝導
）。また、相補スイッチを用いたデジタル論理回路の集
積化、また、−・方のキャリア型に対する伝達関数ｆ、
他方のキャリア型に対する伝達関数ｇを関係づける情報
伝達関数ｆ ＝ ｈ （ｇ）を作り込み、アナログ情報
処理に用いることができる。
第１図は本発明の半導体装置の電極配列を示す概念図、
第２図は第１図のＡ−Ａ’ およびＢ−８’ に沿った
平衡状態でのエネルギーバンド図、第３図は第１図の半
導体装置における正孔および電子に対するポテンシャル
分布図、第４図は第１図の半導体装置における一対の対
向電極を接続した場合の動作説明図、第５図は第１図の
半導体装置における２組の対向電極のうち夫々一方を接
地した場合の動作説明図、第６図は本発明の各実施例に
係る半導体装置の構造説明図で、同図（Ａ）はプレーナ
構造の断面斜視図、同図（Ｂ）は切込構造の断面斜視図
、第７図は本発明の他の各実施例に係る半導体装置の構
造説明図で、同図（Ａ）はプレーナ構造の断面斜視図、
同図（Ｂ）は切込構造の断面斜視図、第８図（Ａ）。 （Ｂ）は第７図（Ａ）の半導体装置の電流−電圧特性図
である。 第１図 Ｖ 第４図 ■１ 第５図 第６図（Ａ） 第６図ＣＢ） 第７図（Ａ） 第７図ＣＢ）
第２図は第１図のＡ−Ａ’ およびＢ−８’ に沿った
平衡状態でのエネルギーバンド図、第３図は第１図の半
導体装置における正孔および電子に対するポテンシャル
分布図、第４図は第１図の半導体装置における一対の対
向電極を接続した場合の動作説明図、第５図は第１図の
半導体装置における２組の対向電極のうち夫々一方を接
地した場合の動作説明図、第６図は本発明の各実施例に
係る半導体装置の構造説明図で、同図（Ａ）はプレーナ
構造の断面斜視図、同図（Ｂ）は切込構造の断面斜視図
、第７図は本発明の他の各実施例に係る半導体装置の構
造説明図で、同図（Ａ）はプレーナ構造の断面斜視図、
同図（Ｂ）は切込構造の断面斜視図、第８図（Ａ）。 （Ｂ）は第７図（Ａ）の半導体装置の電流−電圧特性図
である。 第１図 Ｖ 第４図 ■１ 第５図 第６図（Ａ） 第６図ＣＢ） 第７図（Ａ） 第７図ＣＢ）
Claims (6)
- （１）入力および構造で決まる単一の電位障壁により制
御される２つの伝達関数を持つことを特徴とする半導体
装置。 - （２）特許請求の範囲第１項記載において、正孔および
電子に対する共通の電位障壁点で直交する相補的なチャ
ネルと、これを流れる多数キャリアによる２つの独立し
た電流出力を得る伝達関数を持つことを特徴とする半導
体装置。 - （３）特許請求の範囲第１項または第２項記載において
、伝達関数は素子構造により決まる特有の関数により、
上記の２つの伝導関数が相関していることを特徴とする
半導体装置。 - （４）特許請求の範囲第１項〜第３項記載において、チ
ャネルを形成する真性（またはπ、Ｕ）半導体領域と、
その外周に接する各々２個の対向する同程度の濃度を持
つｐ型主電極およびｎ型主電極からなる半導体装置。 - （５）特許請求の範囲第１項〜第４項記載において、三
次元デバイスとして動作することを特徴とする半導体装
置。 - （６）特許請求の範囲第１項〜第４項記載において、正
孔および電子に対するドリフト電界が電位障壁付近で直
交することを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244091A JPS62105478A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
| DE8686308406T DE3685944T2 (de) | 1985-11-01 | 1986-10-29 | Nichtgesaettigte stromhalbleiteranordnung mit zwei strompfaden. |
| EP86308406A EP0225716B1 (en) | 1985-11-01 | 1986-10-29 | Non-saturated current semiconductor device having two current paths |
| US07/298,841 US4920400A (en) | 1985-11-01 | 1989-01-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244091A JPS62105478A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105478A true JPS62105478A (ja) | 1987-05-15 |
| JPH0354870B2 JPH0354870B2 (ja) | 1991-08-21 |
Family
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