JPH0468774B2 - - Google Patents

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JPH0468774B2
JPH0468774B2 JP55502545A JP50254580A JPH0468774B2 JP H0468774 B2 JPH0468774 B2 JP H0468774B2 JP 55502545 A JP55502545 A JP 55502545A JP 50254580 A JP50254580 A JP 50254580A JP H0468774 B2 JPH0468774 B2 JP H0468774B2
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depletion
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    • Y10S148/088—J-Fet, i.e. junction field effect transistor

Description

請求の範囲 １ 第１と第２の電気的結合装置９２，９４を有
し、そして該結合装置間に電流を流すために設け
られた第１の領域３４と、 前記第１の領域と共に第１のPN接合２４を形
成する第２の領域３２と、該第１のPN接合は第
１及び第２の領域に関する空乏領域４０，４２を
有しており、 前記第１の領域における前記空乏領域の巾を制
御するための逆バイアス装置Vgと、を備え、 第３の領域３０が前記第１の領域から隔れてい
る前記第２の領域の側に設けられ、前記第２と第
３の領域は該領域に関係する第２のPN接合２２
を形成し、 前記第１と第２のPN接合と関係する空乏領域
３８，４０は前記第２の領域内に形成されてお
り、 前記逆バイアス装置Vgは前記第２のPN接合２
２を渡つて前記第２の領域と第３の領域とに夫々
接続されていることを特徴とする半導体素子。
２ 特許請求の範囲第１項記載の半導体素子にお
いて、前記第１の領域はチヤンネルを形成し、前
記第３の領域はゲートを形成し、そして前記第１
と第２の結合装置は接合形電界効果トランジスタ
のソース及びドレインを形成していることを特徴
とする半導体素子。
３ 特許請求の範囲第１項記載の半導体素子にお
いて、前記PN接合２２，２４を逆バイアスする
ことにより形成された空乏領域３８，４０は前記
第２の領域３２に一致し、前記第２の領域３２上
の第３の電気的結合装置と前記第３の領域３０上
の第４の電気的結合装置とをさらに含むことを特
徴とする半導体素子。
４ 特許請求の範囲第１項に記載の半導体素子に
おいて、 前記第２のPN接合から遠い前記第１のPN接
合の側は第１のチヤンネル３４を含むことを特徴
とする半導体素子。
５ 特許請求の範囲第４項に記載の半導体素子に
おいて、 いずれかの側に空乏領域を有する第３のPN接
合を設け、 前記第３と第２のPN接合間の空乏領域が融合
するように前記第３のPN接合が前記第２のPN
接合から隔てられ、 前記第２のPN接合から遠い前記第３のPN接
合の側が第２のチヤンネルを含むことを特徴とす
る半導体素子。
６ 特許請求の範囲第５項記載の半導体素子にお
いて、 前記第１のチヤンネルは前記第２のチヤンネル
と平行でないことを特徴とする半導体素子。
７ 特許請求の範囲第６項記載の半導体素子にお
いて、前記第１のチヤンネルは前記第２のチヤン
ネルと同一面内にないことを特徴とする半導体素
子。
８ 第１と第２の電気的結合装置９２，９４を有
し、そして該結合装置間に電流を流すために設け
られた第１の領域３４と、 前記第１の領域と共に第１のPN接合２４を形
成する第２の領域３２と、該第１のPN接合は第
１及び第２の領域に関する空乏領域４０，４２を
有しており、 前記第１の領域における前記空乏領域の巾を制
御するための逆バイアス装置Vgと、を備え、 第３の領域３０が前記第１の領域から隔れてい
る前記第２の領域の側に設けられ、前記第２と第
３の領域は該領域に関係する第２のPN接合２２
を形成し、 前記第１と第２のPN接合と関係する空乏領域
３８，４０は前記第２の領域内に形成されてお
り、 前記逆バイアス装置Vgは前記第２のPN接合２
２を渡つて前記第２の領域と第３の領域とに夫々
接続されており、 前記PN接合２２，２４を逆バイアスすること
により形成された空乏領域３８，４０は前記第２
の領域３２に一致し、そして半導体素子は前記第
２の領域３２上の第３の電気的結合装置と前記第
３の領域３０上の第４の電気的結合装置とをさら
に含み、 前記第１と第３の電気的結合装置間に、前記第
１のPN接合を逆バイアスする極性の第１の電圧
を供給する装置と、 前記第２と第３の電気的結合装置間に、前記第
１のPN接合を逆バイアスする極性の第２の電圧
を供給する装置と、 前記第３と第４の電気的結合装置間に第３の信
号電圧Vgを供給する装置とを備え、 前記第３の信号電圧は大きさが変化し、かつ前
記第２のPN接合２２における逆バイアスによる
空乏領域３８が前記第１と第２の電圧により前記
第１のPN接合２４に与えられる逆バイアスによ
る空乏領域４０に達するように、前記第２のPN
接合を逆バイアスする極性の十分な大きさを少く
とも間欠的に有し、 以て、前記第１と第２の電気的結合装置９２，
９４間のインピーダンスが前記第３の信号電圧
Vgにより制御されることを特徴とする半導体素
子。
９ 第１と第２の電気的結合装置９２，９４を有
し、そして該結合装置間に電流を流すために設け
られた第１の領域３４と、 前記第１の領域と共に第１のPN接合２４を形
成する第２の領域３２と、該第１のPN接合は第
１及び第２の領域に関する空乏領域４０，４２を
有しており、 前記第１の領域における前記空乏領域の巾を制
御するための逆バイアス装置Vgと、を備え、 第３の領域３０が前記第１の領域から隔れてい
る前記第２の領域の側に設けられ、前記第２と第
３の領域は該領域に関係する第２のPN接合２２
を形成し、 前記第１と第２のPN接合と関係する空乏領域
３８，４０は前記第２の領域内に形成されてお
り、 前記逆バイアス装置Vgは前記第２のPN接合２
２を渡つて前記第２の領域と第３の領域とに夫々
接続されており、 前記PN接合２２，２４を逆バイアスすること
により形成された空乏領域３８，４０は前記第２
の領域３２に一致し、そして半導体素子は前記第
２の領域３２上の第３の電気的結合装置と前記第
３の領域３０上の第４の電気的結合装置とをさら
に含み、 前記第１の電気的結合装置と前記第３の電気的
結合装置間に、前記第１のPN接合を逆バイアス
する極性の第１の電圧を印加する装置と、 前記第１の電気的結合装置と前記第２の電気的
結合装置間に、前記第１のPN接合を逆バイアス
する極性の第２の電圧を印加する装置と、 前記第３の電気的結合装置と前記第４の電気的
結合装置間に第３の信号電圧を与える装置とを設
け、 前記第３の信号電圧は大きさが変化し、かつ前
記第２のPN接合における逆バイアスによる空乏
領域が前記第１と第２の電圧により前記第１の
PN接合に与えられる逆バイアスによる空乏領域
に達するように、前記第２のPN接合を逆バイア
スする極性の十分な大きさを少くとも間欠的に有
し、 以て、前記第１と第２の電気的結合装置間のイ
ンピーダンスが前記第３の信号電圧によつて制御
されることを特徴とする半導体素子。
１０ 第１の導電タイプのチヤンネル領域３４
と、前記チヤンネル領域と共に第１の接合を形成
する第２の導電タイプの第２の領域３２と、前記
第２の領域と共に第２の接合を形成する前記第１
の導電タイプの第３の領域３０とを含み、前記第
２の領域は前記第１と第２の接合２４，２２と関
連する空乏領域４０，３８が前記第２の領域内で
融合できるような巾を有する半導体素子の制御方
法において、前記空乏領域を前記第２の領域内で
融合させるに十分である逆バイアスVgを前記第
２の接合に与え、前記逆バイアスを変化させて前
記チヤンネル領域への空乏領域の拡散を調整し、
これにより前記チヤンネル領域の導電性を調整す
る半導体素子を制御する方法。
〔技術分野〕
本発明の分野は半導体素子であり、特に融合さ
れた空乏領域により制御される接合形電界効果素
子及びその制御方法に関する。
〔背景技術〕
性能を改善してその集積回路への適合性を高め
る基本的な接合形電界効果素子の変更は活発な研
究の領域である。しかし、過去のあらゆる接合形
電界効果素子においては、トランジスタのゲート
制御はドレーンおよびソース電極、従つてチヤネ
ルに使用されたものと反対のタイプの不純物を有
する半導体材料を使用することによつて行われて
きた。このため、ゲート領域は集積回路において
使用可能なように絶縁されることを必要とした。
更に、これがエンハンス・モードの接合形電界効
果トランジスタ（FET）、即ちゲートおよびソー
ス電極が互いに結合されてチヤネル電流が零とな
る素子の構成を妨げてきた。
過去の諸素子は接合点の両端にかけられた電位
の変化によつて制御されてきた。絶縁のため融合
された空乏領域が使用され、空乏領域を融合させ
或いは他の方法でチヤネルと基板間の接合部の両
端における電荷の均衡に影響を及ぼすことによつ
て操作制御される従来技術の素子が開示乃至は示
唆されたものとは考えられない。介在する絶縁域
を持たず全ての結合部が同じ導電タイプの材料か
ら形成された従来技術による素子も又知られてい
ない。
〔発明の開示〕
本発明は、半導体素子の２つの新しい制御方
法、即ち融合された空乏領域および電荷制御に使
用される新しいタイプの半導体素子を提供する。
また、本発明は新しいタイプの半導体素子を制御
する方法を併せて提供する。本発明は、同じ導電
タイプの材料から全ての結合部が形成できるた
め、他のどんな素子よりも集積回路に適合する。
真の３次元回路の構成を可能にする集積回路を形
成するためには金属接点、電極もしくは金属の相
互接続は一切不要である。金属の相互接続の必要
がないことは、今日公知のものより本発明をより
高集積度のロジツク形態の形成に適合させる。
以下本文に使用される如き用語「基板」は、異
なる導電タイプの半導体材料の各領域を囲繞し、
あるいはこれら領域の間にある半導体材料を意味
する。換言すれば、この基板は、外部の電流が通
常流れない大容量半導体材料である。例えば、１
つの素子はＮタイプの表面層を有するウエーハ上
に形成することができる。Ｐタイプの層はＮタイ
プの表面層上に形成され、Ｎタイプ領域はＰタイ
プ層上又は同層内に形成される。Ｎタイプ層とＮ
タイプ領域は接合形FET（JFET）のゲート、ソ
ース、ドレーンおよびチヤネルの如き外部接合点
に対し使用され、Ｐタイプのエピタキシヤル層は
「基板」として定義されかつそう呼ばれる。
本発明の半導体素子は、１つの導電タイプのチ
ヤネルにより結合されるドレーン電極およびソー
ス電極を用いる従来の接合形電界効果トランジス
タ（JFET）と類似の形態で構成できる。しか
し、チヤネルを囲繞する材料は素子のゲートの代
りに基板を形成する。チヤネルと同じ導電タイプ
の材料のゲート領域は、ゲート対基板接合部が逆
バイアスをかけられる時、ゲート空乏領域が基板
のチヤネル空乏領域と融合するように、チヤネル
に十分に近く置かれる。チヤネルにおけるチヤネ
ルの接合形空乏領域のゲートの本発明の制御方法
は、基板におけるチヤネル接合空乏領域を調整す
ることにより達成される。電荷均衡空乏領域の巾
制御法を用いて、基板におけるチヤネル空乏領域
のゲート制御がチヤネルにおける空乏領域に反映
される。その結果、このゲートは従来の接合形電
界効果トランジスタと同様な方法でチヤネル電流
を制御する。これも又、ゲートとチヤネルが絶縁
されるためドレーンおよびソースが基板に対しバ
イアスされて素子をOFF状態にするが、ゲート
対基板バイアスを用いて素子をON状態にするエ
ンハンス・モードにおいて素子の操作を可能にす
る。これは、融合された空乏領域によつてゲート
電極がチヤネルから絶縁されるため可能となる。
離散素子として、融合された空乏領域により制
御される接合形電界効果トランジスタ（JFET）
は他のどんなタイプの素子よりもノイズが低くフ
イードバツク・キヤパシタンスが小さいことを特
徴とし、垂直方向構造において得られるサブマイ
クロメータ・チヤネルにより、他のあらゆる公知
のタイプのトランジスタより十分に高い遮断周波
数が得られる。ゲートはチヤネルから分離される
ため高電圧操作が可能であるが、電界効果装置の
自己安定性が面積が大きな高電流素子の構成を可
能にする。集積状態における如く、ゲートとチヤ
ネルの分離は素子のエンハンス・モードにおける
動作を可能にし、ゲートとチヤネル間の間隔およ
び（又は）不純物濃度を変化させることにより、
閾値電圧が変更できる。
リニア素子と呼ばれ、チヤネルおよびゲート領
域における等しいドーピングを特徴とする本装置
の適正に構成された一実施例では、他のどんな素
子よりも低いひずみを有する。２次素子と呼ばれ
るチヤネルとゲート領域のドーピングが異なるこ
とを特徴とする素子の第２の実施態様は、他の素
子よりも温度による閾値電圧の変化が低いが、そ
のひずみは他のJFETと比較し得る。更に、これ
ら両態様は他の接合形電界効果素子と同程度の放
射抵抗および堅固さを有する。
【図面の簡単な説明】
第１図は接合部の片側における空乏領域の空乏
領域巾の制御方法を示す図、第２図は第２Ａ図お
よび第２Ｂ図からなり、基板における融合された
空乏領域により制御可能な接合形電界効果トラン
ジスタ（JFET）の平面図および断面側面図をそ
れぞれ示し、第３図は第３Ａ図乃至第３Ｃ図から
なり、空乏領域を示す空乏領域で制御される半導
体素子を示す断面図を示し、特に空乏領域の融合
および相互作用と関連する時の作動原理を示す。
第３Ｂ図および第３Ｃ図は第３図と関連して説明
する諸動作に対する電界Ｅおよびこの電界Ｅと関
連する電位をそれぞれ示す。第４図は第４Ａ図乃
至第４Ｃ図からなり、特に空乏領域の融合および
相互作用と関連する場合の作動原理を更に示す第
３図の素子の断面図を示す。第４Ｂ図および第４
Ｃ図は第４図と関連して説明される作動のためそ
れぞれＥ電界とこれと関連する電位を示す。第５
図は第５Ａ図乃至第５Ｃ図からなり、特に空乏領
域の融合および相互作用と関連する時の作動原理
を更に示す第３図の素子の断面図を示す。第５Ｂ
図および第５Ｃ図と関連して説明される動作に対
するＥ電界およびこの電界と関連する電位をそれ
ぞれ示す。第６図は第６Ａ図乃至第６Ｔ図からな
り、第６Ａ図乃至第６Ｄ図は集積回路において使
用される縦形JFETのいくつかの形態を示す。第
６Ｅ図乃至第６Ｔ図は形態、ドーピングおよび与
えられたバイアスの変化のための素子のＥ電界に
おける変化を示すグラフである。
〔発明を実施するための最良の形態〕
図示および説明の目的のため、素子の基板にお
ける空乏領域の融合により半導体素子を作動させ
る方法について最初に説明し、次に電荷平衡空乏
領域巾制御により、即ち接合部の片側の空乏領域
の変性を行い、接合部間の電荷均衡を用いて接合
部の他の側における空乏領域の巾を制御すること
による半導体素子の操作方法の説明が続く。この
図および説明の助けとして離散形素子、即ち基板
が反対の導電タイプの材料であり同じ導電タイプ
材料の全ての結合部、ゲート、ソースおよびドレ
ーンを有するJFETを開示する。このような素子
のチヤネル動作の新しい洞察が与えられる。チヤ
ネルにおける空乏領域巾の制御が電荷均衡によつ
て達成され、チヤネル接合部と関連する基板の空
乏領域は基板においてチヤネル接合空乏領域とゲ
ート接合空乏領域を融合することにより変性され
る。
各部の間の関係を示す目的のため下記の添字が
使用される。即ち、ｃ（チヤネル）、ｇ（ゲート）
およびｓ（基板）。しかし、この添字が本発明を表
示の如く限定する意図はない。同様に、機能的に
類似し、あるいは相互に補うよう供し得る半導体
領域、空乏領域は、望ましい実施態様および図面
の説明の連想および近似化を助けるため各々に付
された番号により等しく表示される。再び、これ
も又本発明の限定を意図するものでなく、本文に
特に開示されないが本発明の請求の範囲および主
旨内の形態において本発明を適用することを他者
に可能にさせることを意図するものである。
異なる、即ち反対の導電タイプの半導体材料と
は、真性物質に対するＮタイプ又はＰタイプ、Ｎ
タイプ物質に対するＰタイプ又は真性物質、およ
びＰタイプ物質に対するＮタイプ又は真性物質を
意味する。従つて、論議は主としてＮおよびＰタ
イプの物質を有する素子に向けられるが、これは
その現在の使用の程度の故であつて真性物質を用
いて製造できる素子を排除することを意図するも
のではない。
又、本発明は融合された空乏領域により制御さ
れる接合形電界効果素子と関連して説明される
が、融合された空乏領域および電荷均衡空乏領域
巾制御は単独又は一緒の多岐にわたる適用法があ
ることは明らかであろう。本発明は、単なる離散
形電界効果トランジスタより遥かに広い範囲のも
のである。接合形電界効果トランジスタに対する
強調は接合形電界効果トランジスタの広範囲な用
途のためであり、これが容易に本発明の特殊な特
性を呈示すると云う事実は、従つて、本発明の望
ましい実施態様を示すものである。
従来の素子、特に接合形電界効果トランジスタ
（JFET）においては、空乏領域はチヤネルを切
離すためJFETのチヤネルに融合されてきた。し
かし、これ迄は、JFETのチヤネルにおける以外
の空乏領域の融合措置は、この空乏領域が「パン
チ・スルー」として知られる如く融合する時高電
流の故の結果を避けるためのある方法であつた。
殆んどの場合、１つの接合部が大きく逆バイアス
され他の接合部はバイアスされないかあるいは順
方向にバイアスされる素子においてパンチ・スル
ー状態が不測にも生じた。融合された空乏領域に
対する唯一の考察は、１つの接合部の空乏領域が
他の空乏領域に対しパンチ・スルーしてその結果
大きな電流を生じる時得られる大電流を使用する
ことであつた。パンチ・スルーの現象は、MOS
入力保護のため使用され、又非臨界電圧の調整器
として使用されてきた。しかし、本発明の一実施
例では、融合空乏領域を半導体素子の動作を制御
する独得な一方法として使用し、その結果新しい
特異な構造部、素子および用途をもたらすことに
なる。
均等なドーピングを施した物質から形成された
どんな接合部の場合でも、接合部の片側における
電荷は接合部の他の側における電荷と等しくなけ
ればならない。この場合がそうでなければならな
いことは、空乏領域における境界電荷の発生源を
理解することにより明らかである。過剰正孔即ち
電子を生じるためドープされた半導体材料は依然
として電気的に中性である。移動電荷担体は反対
の極性の境界電荷によつて均衡される。異なる導
電タイプの材料を接合して接合点を形成する時、
過剰正孔担体が濃度勾配を生じ、その結果接合部
に向う拡散電流を生じる。２つの反対のタイプの
担体がぶつかると相互に消滅して、その結果接合
部の両側に空乏領域における移動電荷担体の空乏
化を生じる。これらの空乏領域においては、材料
の移動担体の極性と反対の極性の境界電荷を後に
残す。１つの正孔が１つの電子と結び付くため、
接合部の両側に残留する固定電荷は絶対値は等し
いが反対の極性でなければならない。
全ての接合形素子においては、どんな空乏制御
方法がとられようとも、接合部の両側において電
荷は均衡状態に維持されねばならない。接合部の
両側の電位は、空乏領域における電荷によつて決
定されることになる。接合部の両側の電荷の均衡
状態は過去においては１つの制御方法として使用
されなかつた。
本発明による電荷均衡空乏巾制御を達成する望
ましい方法は、接合部２４のゲート側４０におけ
る融合された空乏領域３８，４０を用いて、第１
図に示す如くチヤネル側の空乏領域４２を制御す
ることである。チヤネル領域３４は基板３２によ
つて２つの側において境界を設けられる。接合部
２４の逆バイアスは、空乏領域４０と４２をそれ
ぞれ基板およびチヤネルの片側に延在させる。同
様に、接合部２５の逆バイアスは空乏領域４１と
４３をそれぞれ基板とチヤネルの反対側とに延在
させている。この組合わされた空乏領域４２，４
３は、チヤネルに沿う電流を切離して阻止する。
接合点２２の逆バイアスは、空乏領域３６と３８
をそれぞれゲートと基板とに延在させる。図示の
如く、接合部２２と２４の逆バイアスは、空乏領
域３８と４０を基板において融合させるのに十分
である。本発明によれば、接合部２２における逆
バイアスのこれ以上の増加は空乏領域４２，４３
を再処理させて、これによりチヤネル３４に電流
を流れさせる。
MFET（融合された空乏接合形電界効果トラン
ジスタ）と呼ばれる融合された空乏領域により制
御される接合形電界効果トランジスタは、最も柔
軟性に富みかつあらゆる融合された空乏電荷均衡
素子において有効な電位を有する。しかし、電荷
の均衡により空乏領域を制御する方法を提供して
これを用いる他の多くの構造およびその組合せが
あることは容易に理解されよう。
例証および説明のため、離散形素子の動作なら
びに構造について開示する。無論、縦形素子構造
を含む本発明の多岐にわたる用途があり、ゲート
３０およびチヤネル３４は同じタイプの材料から
作られるため、１つの素子のドレーン拡散を拡げ
て他の素子のゲートを形成することが可能であ
る。又、チヤネル３４を第２の素子のゲート３０
として作用させることも可能である。これら２つ
の事例は、本発明によつて如何なる方法で金属の
相互連結部が最小限度に抑えられるかを示すもの
である。実際に、入力および出力の共用性の故
に、始めて３次元構造を含む多くのタイプの多重
電極の複合構造が可能である。このような特徴の
故に、本発明は超大規模集積回路（VLSI）にお
いてその最も大きな用途を見出すことが判る。
第２Ａ図および第２Ｂ図からなる第２図は、本
発明によつて構成されるテスト素子９０を示す。
第２Ｂ図よれば、このテスト素子は素子のゲート
として用いられるＮタイプの領域３０からなる。
Ｐタイプのエピタキシヤル層基板３２はゲート３
０と接触して、ソース９２、ドレーン９４および
チヤネル３４を形成するエピタキシヤル層３２に
拡散されるＮ領域を含む。Ｐタイプの拡散層９６
はその上から塗布され、Ｎ拡散層を狭めてチヤネ
ル３４を形成する。第２Ａ図に示される如く、Ｐ
拡散層９６は直接Ｐタイプのエピタキシヤル層３
２と結合する。Ｐ−Ｎ接合部２２，２４はそれぞ
れゲートと基板間、および基板とチヤネル間に形
成される。
第３図乃至第５図は、点線により示される関連
する空乏領域と共に動作する素子９０の断面を示
している。この素子の動作は以下に更に詳細に論
述する。第３図は、基本的に、ゲート電圧がソー
ス電圧と等しくかつソース電圧がチヤネル３４を
切離すのに十分大きな素子９０を示す。ドレーン
９４は、素子９０が従来の切離された接合形電界
効果トランジスタ（JFET）と同様に動作するよ
うに比較的高い電圧にある。即ち、素子９０のド
レインとソース間に供給される電圧はPN接合２
４が逆バイアスされて空乏領域が形成されチヤネ
ル３４への電流の通過を開閉する動作を行う必要
がある。
第４図においては、ゲート電圧はドレーン電圧
と等しくなる迄増加されている。この比較的高い
電位において、Ｐタイプのエピタキシヤル層基板
３２のゲート３０の空乏領域３８はチヤネル３４
の空乏領域４０と融合する。このためエピタキシ
ヤル層３２の零点Ｅ電界５２をチヤネル３４に向
つて移動する。全電荷の均衡を維持しなければな
らないため、チヤネル３４における空乏領域４２
は減少してチヤネル３４を拡張する。しかし、第
４図に示す如く、チヤネル３４は依然としてドレ
ーン端部７４において切離され、素子９０はその
転位曲線の飽和域において作動する。
第５図は、ドレーン電圧がソース電圧迄低下さ
せられる時にどんな状態が生じるかを示す。この
時、チヤネル３４全体が開路され、素子はその伝
導カーブの直線域において作動する。
本素子の作用原理の詳細な説明は次の通りであ
る。
Ｐタイプの基板３２に対するＮタイプのチヤネ
ル素子９０のソース９２およびドレーン９４に対
して逆バイアスを付加すると即ち基板３２とドレ
ーン９４間にPN接合部２４を逆バイアスする電
圧を付加すると、空乏領域をチヤネル３４に拡張
させる。空乏領域がチヤネル３４の中心部でぶつ
かると、チヤネル３４の中心部における電位は固
定され、増加し得ない。しかし、空乏領域もＰタ
イプ領域３２に拡張する。従来の素子において
は、Ｐタイプ領域はチヤネルよりも更に深くドー
プされるため、殆んどのバイアス電圧がチヤネル
の空乏領域の両端に現われる。
融合された空乏領域によつて制御される電界効
果素子９０においては、Ｐタイプ領域３２は深く
ドープされず、このためチヤネルの接合部空乏領
域４０が十分にＰタイプ領域３２に拡張すること
を許容する。チヤネル接合部のＰ側のチヤネル空
乏領域４０の制御は、電荷均衡を用いることによ
りチヤネル接合部２４のＮ側の空乏領域４２を制
御するため使用される。
第３図乃至第５図は、Ｐタイプの基板３２のチ
ヤネル接合部２４のＰ側のチヤネル空乏領域４０
を制御する前述の各方法を使用する半導体素子９
０を示す。第２図乃至第５図に示される実施例は
本発明の一実施例であり、説明を容易にするため
図の如く示される。しかし、他の用途において
は、素子９０はチヤネル３４のどちらかの側から
分離されたゲート３０又はゲート３０の組合せの
どれかを使用可能である。
第３Ａ図は、点線により示される関連する空乏
領域３６，３８，４０，４１，４２および４３を
有する電界効果素子９０のソース９２、ドレーン
９４、チヤネル３４、ゲート３０および基板３
２，９６を示す。ドレーン９４とソース９２はＮ
タイプの材料であり、ソース９２とドレーン９４
と同じＮタイプの材料と不純物濃度のチヤネル３
４により接合される。Ｎタイプの領域３４の濃度
はＰタイプ領域３２の濃度と等しく、このため空
乏領域４０，４２はチヤネル接合部２４の各側に
等しい距離だけ拡散する。ゲート３０は、基板３
２の空乏領域３８，４０に十分に接近して配置さ
れた深くドープされたＮ領域である。
第３Ｂ図は、ゲート３０から第３Ａ図のチヤネ
ル３４の反対側迄ひかれた線ｂ−ｂに関するＥ電
界５０，５２の大きさおよび方向を示す。第３Ｃ
図は第３Ｂ図のＥ電界と対応する電位を示す。
第３図においては、ゲート電圧Vgはソース電
圧Vsと等しく、ソース電圧はチヤネル３４を切
離すに十分な高さである。ドレーン９４は、この
構成においては、素子３０がピンチオフJFETの
如く動作するように比較的高い電圧にある。ゲー
ト電圧が低いと、ゲート空乏領域３８はチヤネル
空乏領域４０と合致せず、第３Ａ図においては点
線で、第３Ｂ図においては２個の空乏領域間の零
のＥ電界により、又第３Ｃ図においてはゲートと
零電位のチヤネル間のＰタイプ領域３３間のＰ領
域の部分によつて示される。
チヤネル３４がピンチオフされるため、チヤネ
ル３４の中心部の電位は第３Ｃ図においてVsで
示されたピンチオフ電圧である。第２図乃至第５
図に示される素子においては、ソース９２がピン
チオフ電圧より非常に高く増加されるならば素子
９０の性能が損われるため、ソース９２がピンチ
オフ電圧にあることが重要である。この理由のた
め、ソースはピンチオフ電位になるように選択さ
れる。
第４図は、ゲート電圧がドレーン電圧と等しく
なるように増加された点を除いて第３図と同じ構
成を有する。この比較的高い電位では、Ｐ領域３
２のチヤネル３４の空乏領域４０がゲート３０の
空乏領域３８と融合する。基準線におけるＰ領域
３２の第４Ａ図の点線は、Ｅ電界が零である点で
あり、空乏領域３８，４０の一部をゲート３０と
チヤネル３４に割当てる。
第４Ｂ図のＥ電界は、Ｐタイプのエピタキシヤ
ル層３２に対するゲート３０の電位の増加がいか
にしてＰ領域３２のＥ電界の零の点をチヤネル３
４に向けてシフトしたかを示す。全電荷均衡のた
め、チヤネル３４の空乏領域４２が減少してチヤ
ネル３４を開かねばならない。ゲート３０はチヤ
ネル３４全体に隣接しなければならず、さもなけ
れば、チヤネル３４の局在化ポケツトのみが開い
て電流は流れなくなる。ゲート３０がチヤネル３
４全体を開くと、素子９０はONに切換つて導通
状態になる。第４Ａ図はドレーン端９４でピンチ
オフされたチヤネル３４を示し、このためこの素
子は従来のJFETと類似の方法で飽和モードで作
動する。
前述の如く、もしソース９２がチヤネル３４の
ピンチオフ電圧より上昇させられるならば、第３
図に示される如くチヤネル３４の片側でしかゲー
ト３０が使われなければ、性能の低下が生じる。
もしゲート３０がチヤネル３４の両側と反対でな
く、ソース９２がピンチオフ電圧より高ければ、
チヤネル３４の反対側の空乏領域４３は、ゲート
側からの空乏領域４２が再び作用する時チヤネル
３４に拡散する。作用においては、本素子は制限
されたソース・ホロワとして作動する。
そのような場合は、チヤネル３４が導通状態で
ある時このチヤネルを検査することによつて判
る。もしＥ電界がチヤネル３４において逆方向で
なければ、チヤネル電位はソースより高くなけれ
ばならない。チヤネル空乏領域４０と融合するゲ
ートの空乏領域３８の効果はＰ側３２における電
位の増加にある。第４図に示される如く、チヤネ
ル４２におけるチヤネルの空乏領域が再び作用し
てチヤネル３４が開く。この状態は、ソースが丁
度ピンチオフ状態にあるため生じる。もしこのソ
ースが更に高ければ、チヤネル電圧はソース電圧
より高くなる迄増加されねばならない。これはＰ
側の電位を高めることによつて行われる。増加さ
れたチヤネル電位は、ゲート３０と反対側の接合
部２５の逆バイアスを増加させるが、これはその
側に融合された領域がないためである。チヤネル
電圧は、この電位がソース９２と等しくなる迄チ
ヤネル３４を開くことなく増加し続ける。ゲート
電圧が増加する時、ゲート３０側のチヤネル空乏
領域４０がそのバイアスされない値と等しくなる
迄消減し、この時それ以上の増加はゲート３０か
らソース９２迄パンチ・スルーを生じ、特性的に
高いパンチ・スルー電流を生じる。ソース電圧が
チヤネルのパンチ・オフ電圧より高い時、反対側
２５からの空乏領域４３がチヤネル３４に移動
し、素子９０のON抵抗がチヤネル３４の部分的
な閉鎖のため更に高くなる。両空乏領域４２，４
３がチヤネル３４から強制的に引込められるた
め、ゲート３０が両方の側に与えられる時前記状
態は問題でない。
第５図は、ドレーン電圧がソース電圧迄引下げ
られる時に生じる状態を示している。この時点に
おいて、チヤネル３４全体が開いて、素子９０が
不飽和領域において作動する。
この制御方法はある論理機能を編成するため使
用可能である。例えば、もし１つの縦形素子がチ
ヤネル３４の両側に２つのゲート３０を有し、ソ
ース９２が丁度ピンチオフ電圧にあり、何れかの
ゲート電位が増加するならば、電流がチヤネル３
４に流れる。もしチヤネル３４が４つの等しいチ
ヤネル辺部を有する正方形であれば、チヤネル３
４は全ての辺部からピンチオフされる。もしゲー
ト３０がチヤネル３４の両側にあれば、これらゲ
ートはこの側からチヤネル３４を開くが、チヤネ
ル３４はそのゲート側と直角の側からは依然とし
てピンチオフ動作を行う。このように、２つのゲ
ート３０は相互に直角であることが必要であり、
もし電流がチヤネル３４に流れるならば、両ゲー
ト３０が高い電位でなければならない。このため
AND機能を生じる。
第６図は、集積形態の素子９０の構成を示すよ
う形成された縦形JFETを示す。図示された素子
９０は概略に過ぎず、構造を例示するため使用さ
れるのみである。領域Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
ＧおよびＨは全てＮタイプ領域であり、領域Ｉ，
Ｊ，ＫおよびＬはＰタイプの領域である。領域Ｆ
とＧはゲート３０であり、領域ＡとＤはソース９
２とドレーン９４として相互に交換可能である。
本素子は、例えば、最初に半導体材料１０３に
不純物を注入して領域Ａ，ＥおよびＩを形成し、
次にこれらの比較的低い領域の広範囲なドライ
ブ・イン拡散が生じる前にエピタキシヤル層１０
５を生長させることによつて構成可能である。こ
の時、エピタキシヤル層１０５の表面上の領域
Ｄ，Ｈ，Ｌが注入され、その後にドライブ・イン
拡散ステツプが続く。前記表面における不純物は
エピタキシヤル層１０５に拡散するが、底部の半
導体層１０３におけるこれらの不純物はエピタキ
シヤル層１０５に外方拡散する。領域ＢとＦはそ
れぞれＮ個の注入された領域ＡとＥからの外方拡
散である。領域ＣとＧは、それぞれ注入されたＮ
面１０１の領域ＤとＨの内方拡散である。Ｐ領域
の場合には、Ｊは外方拡散であり、Ｋは面１０１
上の領域Ｌの内方拡散である。領域ＢとＣがぶつ
かる時、所要の電圧でピンチオフを生じる所要の
チヤネル濃度を得るための濃度が選択され、この
濃度は注入された不純物およびドライブ・イン・
ステツプによつて制御することができる。
拡散形状の故に、ＮおよびＰの両領域はエピタ
キシヤル層１０５の中心部付近で浅くドープさ
れ、このドーピングは上下の面１０１，１０２に
向つて深くなる。これらの深くドープされた領域
は浅くドープされた領域から表面１０２，１０１
迄抵抗の小さな経路を提供する。深くドープされ
た領域も又、ゲートおよびチヤネル領域３８，４
０がゲート３０がチヤネル３４を制御しない区域
において融合することを阻止する。この静電結合
は望ましからざる寄生キヤパシタンスとなる。
この構成においては、チヤネル３４の長さはチ
ヤネル３４の前記部分だけであり、この部分では
不純物の濃度はチヤネル３４が所要の電圧でピン
チオフ状態になることを許容するに十分な低さで
ある。
動作の分析の目的のため、Ｐ領域３２が接地さ
れることを仮定できる。第６図の第６Ａ図乃至第
６Ｔ図におけるＥ電界のプロツトは、点線により
示される如くエピタキシヤル層１０５の中間付近
の最少限度のドーピング・レベルにより区分され
る素子９０のＥ電界を表す。全ての電位はチヤネ
ルをピンチオフするのに必要な電圧に対して基準
化され、即ち全ての電圧がピンチオフ電圧Vpの
倍数として測定される。全ての寸法は、それが決
められる時チヤネルの高さＨに基準化される。
殆んどの用途において、本素子はエンハンスメ
ント・モードで作動させられ、このためチヤネル
３４をピンチオフするためある電位がVpに等し
いソース９２に加えられねばならない。これは逆
バイアスされたＰ−Ｎ接合部２４の両端のバイア
ス電圧であるため、供給されねばならない電流は
接合部の漏洩電流に過ぎない。この電位はチツプ
外のバイアス供給源により、或いはNMOS回路
における基板のバイアスに対して今日広く用いら
れる如く標準的なオン・チツプ電荷ポンプ手法に
よつて与えることができる。
性能を最大化するため、チヤネル３４はできる
だけ小さな抵抗を持たねばならず、チヤネルの空
乏領域４２に対するゲート３０の影響を最も大き
くすべきである。ドーピングはピンチオフ電圧要
件およびチヤネル高さＨによつて固定されるた
め、チヤネル抵抗はチヤネルのピンチオフ領域の
長さを短縮することによつて減少される。チヤネ
ル３４の長さの制限は、ソース電圧に与えられる
ドレーンにおけるチヤネル３４のアバランシエ降
伏特性によつて設定される。
素子の性能を強化する第２の方法、即ちチヤネ
ル空乏領域４２におけるゲート３０の影響を最大
化する方法を第６図のＥ電極の一連のプロツトに
示す。第６Ｅ図乃至第６Ｔ図の各プロツトは、素
子９０の形態および閾値電圧に応じて水平方向に
置かれ、基準化された付加ゲート電圧に応じて垂
直方向に置かれる。これらの図においては、チヤ
ネル開口度は素子の利得の相対値である。全ての
電界効果素子の利得はゲート領域における電荷数
により決定され、このためこのゲートの作用下の
ゲート・キヤパシタンスおよび不純物の濃度の関
数である。第６図においてはゲート・キヤパシタ
ンスは利得と同様に左から右方向に増える。
第６図の第６Ｅ図乃至第６Ｔ図における第１の
欄は１つのリニア素子のＥ電界のプロツトからな
り、ゲート濃度は閾値電圧が0.5Vpの時チヤネル
濃度と等しい。閾値電圧は、ソース９２が丁度ピ
ンチオフ状態にバイアスされる時、チヤネル３４
の導通を開始するのに丁度必要なゲート３０に与
えられる電圧である。全ての図において、Ｅ電界
５２内の区域はピンチオフ電圧と等しく、Ｅ電界
５０内の区域はゲート電圧と等しくなる。第６図
の第６Ｅ図、第６Ｉ図、第６Ｍ図および第６Ｑ図
における最初の行は閾値電圧を示し、区域５０マ
イナス区域５２と等しい。第６Ｆ図、第６Ｊ図、
第６Ｎ図および第６Ｒ図の第２の列は、入力電圧
が0.2Vの時Ｅ電界５０，５２を表示し、この場
合閾値電圧よりも低いため、ゲートおよびチヤネ
ルの空乏領域３８と４０は融合されない。第６Ｇ
図、第６Ｋ図、第６Ｏ図および第６Ｓ図の第３の
行はVpと等しい入力電圧を示し、この形態にお
いてはチヤネル開口は0.2H／Ｚである。第６Ｈ
図、第６Ｌ図、第６Ｐ図および第６Ｔ図の最後の
行は、チヤネル３４に対してゲート３０がパンチ
スルー状態とならずにゲート３０に与えることが
できる最大電圧を示し、この場合この電圧は約
3.9Vpに等しい。この線形素子の場合、チヤネル
のドーピングおよび基板のドーピングは等しい。
第６Ｉ図乃至第６Ｌ図の第２の列は、閾値電圧
が零に等しい線形形態を示す。同図から明らかな
ように、チヤネル３４は第１の列に示された形態
におけるよりも更に開く。閾値電圧を低くするた
めには、ゲート３０からチヤネル３４迄の間隔Ｄ
を短縮し、この時チヤネル高さＨと等しく、この
ためゲートのキヤパシタンスは増加し、その増加
量はチヤネルの開き量に反映される。この結果、
約3Vp迄ゲートに与えることができる最大電圧を
減少させることになる。
第６Ｍ図乃至第６Ｐ図の第３の列は、閾値電圧
が零に等しくチヤネル濃度が基板濃度に等しい２
次構成を示す。これがゲート濃度がチヤネル濃度
と等しくない２次素子であることは、ゲート３０
の領域のＥ電界の垂直方向の降下によつて知るこ
とができる。ゲートのキヤパシタンスを増加する
ゲートの空乏領域に隣接して更に大きな電荷があ
るため、この利得も又増加する。Vnaxはこの時
1.9Vp迄減少される。
第６Ｇ図乃至第６Ｔ図の最後の列は、閾値電圧
が零に等しいが基板ドーピングがチヤネルの２倍
である２次構成を示す。ゲート３０からチヤネル
３４の間隔Ｄは減少し、このためキヤパシタンス
が増加する。Vnaxはこの時1.5Vpである。
これらの構成の実際の性能は、主としてチヤネ
ルの高さＨの寸法、あるいはゲート３０からチヤ
ネル３４間の間隔Ｄの内小さい方によつて決定さ
れる。最小寸法は写真食刻法の限界により決定さ
れ、この寸法が小さくなるに伴い、あるピンチオ
フ電圧に対する比較的深いチヤネル・ドーピング
およびゲートとドレーンの接合部の寄生キヤパシ
タンスにおける減少のため性能が向上する。
MFETとMOSトランジスタとの比較によりこ
の２つの素子の相対的な利点のある表示がなされ
る。この２つの素子の利得を比較すれば、MOS
素子は通常比較的高いゲート・キヤパシタンスを
有するが、MFETは移動度が大きくチヤネル長
さが短いためチヤネル抵抗は比較的小さくなる。
最少限の写真食刻特性に基いて３つの異なる比較
を行つた。
従来のLSI MOSトランジスタと対応する最小
寸法が5μmの素子の場合、MOSのチヤネル長さ
は5μmであり、酸化膜の厚さは0.1μmと等しい。
MFETの場合、有効チヤネル長さが0.2μmである
が、基板のドーピングがチヤネルのドーピングの
２倍である素子の場合にはゲートからチヤネルの
間隔は2.5μmとなる。MOSのゲート・キヤパシ
タンスは、リニアMFETのそれの８倍であり、
２次素子の４倍の大きさである。MFETのチヤ
ネル抵抗はMOS素子の場合の50倍以下であり、
このためMFETはリニアMFETの場合には、
MOS素子の６倍、２次素子の場合には12倍の利
得となる利点を有する。
最小寸法が2.5μmであれば、MOSチヤネル長
さは2.5μmとなり、酸化膜の厚さは0.04μm迄減少
し、これはゲート酸化膜の誘電力の故に最小限度
に近い。MFETは0.2μmの有効チヤネル長さと、
1.25μmのゲートとチヤネル間隔を有する。MOS
のゲート・キヤパシタンスはリニアMFETの場
合の10倍であり、２次MFETの５倍となる。
MFETのチヤネル抵抗はMOS素子の25倍以下で
あり、このためリニアMFETの利得はMOS素子
の場合の2.5倍であり、２次素子の利得はMOSト
ランジスタの場合の５倍以上である。非常に薄い
酸化膜の故に、MOSトランジスタの性能はこの
ようなレベルで改善される。
1μmの最小寸法の場合のMOS素子のチヤネル
長さは1μmであり、ゲート酸化膜の厚さは依然と
して0.04μmである。MFETの場合は、チヤネル
長さは依然として0.2μmであるがゲートとチヤネ
ルの間隔は0.5μmである。MOS素子のゲート・
キヤパシタンスはリニアMFETの場合の４倍で、
２次MFETのキヤパシタンスの僅かに２倍であ
る。MFETのチヤネル抵抗はMOS素子の場合の
10倍以下である。リニア素子の相対利得はMOS
素子の2.5倍であり、２次素子はMOS素子の５倍
の利得を有有する。
これらの図は、素子の利得を比較する時、
MOSに対するMFETの優位性を示している。図
に示されないことは、MOS素子が利得項よりも
大きな伝播の遅れを有する事実が前の段により駆
動されねばならないMOS素子の比較的大きなゲ
ート・キヤパシタンスの故に表示されることであ
る。更に、MFETはドレーン対ゲートのフイー
ドバツク・キヤパシタンスが遥かに小さく、これ
も又性能を更に改善する。
以上の考察から明らかなようにMFETは常に
MOS素子よりも大きな利得を有すると同時に作
動する素子のキヤパシタンスが大巾に減少する。
第２図にはテスト素子９０が示され、その構成
は下記の如くである。Ｐタイプのエピタキシヤル
層３２がＮタイプのウエーハ３０上に形成され
た。このＮタイプ・ウエーハは0.02オーム・セン
チメータの比抵抗となる迄アンチモニでドープさ
れた。Ｐタイプのエピタキシヤル層３２が５×
1014の不純物濃度でホウ素をドープされ、その厚
さは20μmであつた。
本素子の構造は浅いＮ領域３４，９２，９４を
Ｐタイプのエピタキシヤル層３２に拡散すること
によつて完成された。次にP+拡散層９６がＮ拡
散層上に与えられ、このためＮ拡散層を狭搾して
チヤネル３４を生じた。このＰ拡散層９６が直接
エピタキシヤル層と結合され、これにより基板３
２の一部となつた。
Ｎ領域３４，９２，９４は5μmの深さ迄拡散さ
れ、2.5×1016A／cm3の表面濃度を有する。Ｐ領域
９６は2.5μmの深さで１×1017A／cm3の表面濃度
迄拡散された。この素子９０の場合、ピンチオフ
電圧は8.2ボルトであり、閾値電圧Vtは15ボルト
になるように計算された。
作用においては、素子９０のチヤネル３４は
Vp、即ちＮ領域３４の空乏領域４２をしてチヤ
ネル３４のソース端９２を遮断させる電圧より高
い電圧をソース９２に与えることによりピンチオ
フ状態にされる。もしドレーン９４がソース９２
より大きな正の状態にされてゲート３０がバイア
スされなければ、チヤネル３４全体がピンチオフ
されて電流は流れない。もしドレーン電圧が増加
されるならば、電流は依然として変化しない。も
し正電圧がゲート３０に加えられるならば、基板
３８のゲートの空乏領域は基板４０のチヤネルの
空乏領域と融合する。もしゲートの電位が更に増
加されるならば、チヤネルの空乏領域は狭くな
り、チヤネル３４が開いて電流が流れる。このよ
うに作動する時、本素子は、ゲート信号がONに
切換える迄通常OFFであるエンハンスメント・
モードJFETの如く作動する。
接合形電界効果トランジスタは本質的に温度に
対しては安定である。融合形空乏領域により制御
される接合形電界効果素子は同様なドーピングを
施した従来のJFETの場合と同じチヤネル比抵抗
特性を有するが、閾値電圧の変化が温度による接
点電位の変化によるため、温度による閾値電圧の
変化は融合された空乏素子の場合遥かに少い。
比較的短いチヤネル長さがチヤネルの雑音抵抗
を低くする相互コンダクタンスを増加するため、
チヤネル３４に生じる熱雑音は従来のJFETの場
合よりも少い。本素子は短いチヤネルで構成する
ことができ、又雑音成分がチヤネル長さの線形関
数であるため、低電圧素子が現在のJFET素子よ
り優れた改善水準を殆んど有する。JFETが
MOS又はバイポーラ素子よりも低い雑音を有す
るため、MFETはこれらの他の素子よりも優れ
た性能を有する。
当業者ならば、本発明の半導体素子が本発明の
主旨から逸脱することなく、特に本文に開示され
たもの以外の多くの実施態様をとることができる
ことは直ちに判明しよう。本発明は共に、離散形
素子として、特に集積回路において多くの用途を
有する。実施可能なこのような変更例は本発明の
範囲内にあるものと考えられること、および本発
明の真の主旨および範囲内に該当するこのような
全ての変更例は請求の範囲により網羅すべきもの
であることを理解すべきである。
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