JPS62102682A

JPS62102682A - デイエンフアシス回路

Info

Publication number: JPS62102682A
Application number: JP60241435A
Authority: JP
Inventors: Kenji Katsumata; 賢治勝又; Noboru Kojima; 昇小島; Toshiyuki Sakamoto; 敏幸坂本; Sunao Horiuchi; 直堀内; Himio Nakagawa; 一三夫中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-10-30
Filing date: 1985-10-30
Publication date: 1987-05-13
Also published as: JPH0553357B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ノンリニアディエンファシス回路を含むテレ
ビ信号受信機に係り、特に位相同期ループの機能を高め
るのに好適なディエンファシス回路に関する。

〔発明の背景〕

広帯域高品位テレビ信号を伝送可能な実用レベルの帯域
に圧縮して伝送する方式の一例として、ＮＨＫ技研月報
、第２７巻、第７号、１９８４年７月における二宮によ
る“高品位テレビの新しい伝送方式（ＭＵＳＥ）”と題
する文献に論じられているミューズ（ＭＵＳＥ　；Ｍｕ
　１ｔｉｐｌｅ　　５ｕｂ−Ｎｙｑｕｉｓｔ　　Ｓａｍ
ｐｌｉｎｇ　　Ｅｎｃｏｄｉｎｇ）方式がある。

この方法は、該文献に述べられているように、広帯域な
高品位テレビ信号に４フイールドで−巡するサブナイキ
ストサンプリングを施し、これにより原理的に約１／４
に帯域圧縮する方式第２図に、このミューズ方式により
帯域圧縮された高品位テレビ信号（以後、ミューズ信号
と記す。）を元の広帯域な高品位テレビ信号に戻す受像
機のデコーダ部分の同期処理回路の実施例を示す。

第２図において、１はミューズ信号の入力端子、２，３
．４は夫々広帯域化されたＲ、Ｇ。

Ｂ信号の出力端子、５，６は夫々モニタ用の水平同期信
号（ＨＤ）と垂直同期信号（ＶＤ）。

７はディエンファシス回路、８はＡ／Ｄ変換器。

９は映像信号と同期信号を分割する同期映像分離回路、
１０は映像信号処理回路、１１は垂直同期に相当するフ
レームパルス信号を検出するＰＰＰ検出回路、１２はＰ
ＬＬコントロール回路、１３は電圧制御発振回路（ＶＣ
Ｏ）、１４はクランプパルス等を発生する内部同期発生
回路である。

入力端子１からのミューズ信号は、ディエンファシス回
路７に導かれる。ディエンファシス回路７では、波形の
振幅方向に対するノンリニアディエンファシス回路（例
えば入力信号レベルの絶対値ｌ　Ｖｉｌが基準電圧Ｖｓ
　　より小さい場合に信号のゲインを１／４倍にする）
と、例えば８．１ＭＨｚで６ｄＢだけ振幅が減衰する周
波数方向のディエンファシス回路を通し、送信側でのエ
ンファシスをキャンセルする。ディエンファシス回路７
を通ったミューズ信号は、Ａ／Ｄ変換器８でディジタル
信号に変換され、同期映像分離回路９で映像信号用の処
理と同期信号用の処理を施し、一方は映像信号処理回路
１０でミューズ信号の広帯域化を計り、他方はＰＰＰ検
出回路１１及びＰＬＬコントロール回路１２へ導かれる
。ＰＰＰ検出回路１１では、ミューズ信号に挿入された
垂直同期に相当するフレームパルスを検出する。内部同
期発生回路１４は、ＶＣＯ１３からのクロックとＰＰＰ
検出回路１１からの信号に従って、内部同期信号やクラ
ンプパルスを作る。ＰＬＬコントロール回路１２は、内
部同期発生回路１４からの内部水平同期信号と外部水平
同期信号の位相比較を行ない、ＶＣＯ１３を制御する。

第３図に、ノンリニアディエンファシス回路部分のブロ
ック図を示す。第３図において、１５はミューズ信号の
入力端子、１６はノンリニアディエンファシスの出力端
子、１７はクランプパルスの入力端子、１８と２０はバ
ッファ回路、１９はクランプ回路、２１はゲイン可変ア
ンプ、２２はスレショルドレベル設定回路、２３．２４
はスレショルドレベル設定のためのボリュームである。

入力端子１５からのミューズ信号は、バッファ回路１８
を経て、クランプ回路１９で入力端子１７からのクラン
プパルスによりクランプされた後、バッファ回路２０を
経て、ゲイン可変アンプ２１へ導かれる。スレショルド
レベル設定回路２２では、２３と２４のボリュームの設
定値に従って、ゲイン可変アンプ２１のスレショルドレ
ベルを決定する。ゲイン可変アンプ２１では、入力信号
電圧の絶対値ｌ　Ｖ　ｉ　ｌが、設定されたスレショル
ド電圧Ｖｓより小さい場合に、ゲインを小さくし、ノン
リニアディエンファシスとする。ゲイン可変アンプ２１
がらの出力は、出力端子１６から周波数軸上のディエン
ファシス回路へ導かれる。

一般に、クランプパルスは■ＣＯ出力信号をカウントす
ることにより作られるため、ＶＣＯ１３の発振周波数が
水平同期信号（ＨＤ）に位相ロックしていない場合は、
クランプパルスが所定の位置からずれ、クランプする位
置によってミューズ信号のＤＣ成分が、大幅に変化する
。

この場合においても、２３．２４のボリュームの設定値
は変わらないので、ノンリニアディエンファシスの相対
的なスレショルドが変わり、正しいノンリニアディエン
ファシスがかからなくなる。従って、水平同期信号（Ｈ
Ｄ）や、フレームパルス信号が歪み、ＰＰＰ検出回路１
１やＰＬＬコントロール回路１２でのＨＤの検出が正し
く行なわれず、ＰＬＬコントロール回路１２での周波数
の引き込み時間が長くなる。

〔発明の目的〕

本発明の目的は、ミューズ信号のようにノンリニアエン
ファシスのかかったテレビ信号を元の信号に戻すデコー
ダにおいて、上記従来例の欠点を解決し、ｖＣＯを含む
ＰＬＬ回路部の位相ロックの引き込み時間を短縮する信
号処理回路を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明では、■Ｃ○出力が
位相ロックしていない時、ゲイン可変アンプ２１の後に
スイッチ回路を設けて、ゲイン可変アンプ２１を通さず
に信号を出力するか、スレショルドレベル設定回路２２
のスレショルドレベルを変えるか、或いは、ゲイン可変
アンプ２１のゲインを固定して、ノンリニアディエンフ
ァシスを停止し、波形が歪まないようにして、ＰＬＬ回
路の位相ロックの引き込み時間を早くする。

〔発明の実施例〕

以下、本発明の一実施例を第１図（ａ）により説明する
。

第１図（ａ）において、２５はロック外れ信号の入力端
子、２６は■ＣＯ出力が位相ロックしていない時は、バ
ッファ２０からの信号をゲイン可変アンプ２１を通さず
に出力端子１６へ導き９位相ロックしている時は、ゲイ
ン可変アンプからの信号を出力端子１６へ導くためのス
イッチ回路、その他は第３図の実施例と同じである６ＰＰＰ検出回路１１は、ミューズ信号中のフレームパル
スと内部カウンタより作ったフレームパルスの位相がず
れている場合に、ロック外れ信号を出力する。このロッ
ク外れ信号によりスイッチ回路２６を制御し、位相がロ
ックしている場合は、スイッチ回路２６は第１図（ａ）
と逆方向に接続されて１回路は第３図の実施例と同じ動
作をする。一方、位相がロックしている時は、スイッチ
回路２６は第１図（ａ）と同じ方向に接続されて、ミュ
ーズ信号はゲイン可変アンプ２１を通らずに出力される
ため回路はノンリニアディエンファシスの動作を停止す
る。

従って、正しい位置でクランプが行なわれなくても水平
同期信号（ＨＤ）やフレームパルスの波形は歪まず、Ｐ
ＰＰ検出回路１１でのフレームパルスの検出が容易に行
なえ、位相ロックの引き込みが早くなる。

第１図（ｂ）に１本発明の他の一実施例を示す。

第１図（ｂ）において、２７は位相がロックしていない
場合に、スレショルドレベル設定のためのボリューム２
３．２４からスレショルドレベル設定回路２２に与えら
れる電圧を強制的にある一定値Ｖａとするためのスイッ
チ回路。

その他は第３図の実施例と同じである。この一実施例で
は１位相がロックしている時は、スイッチ回路２７は第
１図（ｂ）と逆方向に接続されていて、回路は第３図と
同じ動作をする。一方、位相がロックしていない時は、
第１図（ｂ）のスイッチ回路２７は図示するように接続
されている。スレショルドレベル設定回路２２は、スイ
ッチ回路２７からの入力信号電圧に従ってゲイン可変ア
ンプ２１へ出力するスレショルドレベルを決定するが、
位相がロックしていない時には、スレショルドレベル設
定回路２２への入力電圧がＶａとなり、ゲイン可変アン
プ２１のスレショルドレベルも±Ｖａとなる。この場合
、Ｖａを例えば電源電圧Ｖｃｃのようにミューズ信号の
振幅に対して十分大きな値に選ぶことにより、ミューズ
信号はスレショルドレベルを越えることはなく、クラン
プがずれた場合にもゲイン可変アンプ２１のゲインは常
に一定となり、ノンリニアディエンファシスはかからな
い。

第１図（ｃ）に、本発明の他の一実施例を示す。

第１図（ｃ）において、２８は位相がロックしていない
時に、スレショルド設定回路２２からゲイン可変アンプ
への入力を断つためのスイッチ回路、その他は第３図の
実施例と同じである。

位相がロックしている時は、スイッチ回路２８は第１図
（Ｃ）と逆方向に接続されて、第３図の実施例と同じ動
作をする。位相がロックしていない場合は、スイッチ回
路２８が第１図（Ｃ）と同じ方向に接続されて、スレシ
ョルド設定回路からの影響がなくなり、ゲイン固定のア
ンプとなり、ノンリニアディエンファシスはかからない
。

本発明は、第１図の実施例の回路構成や、ミューズ信号
のみに限定されるものではなく、ミュース信号のように
ノンリニアエンファシスがかかった信号を受信する受像
機にも適応される。

〔発明の効果〕

本発明によれば１位相がロックしていない場合に、ディ
エンファシス回路に含まれるノンリニアディエンファシ
ス部の動作が停止し、水平同期信号（ＨＤ）やフレーム
パルス信号の検出が正しく行なわれ、位相ロックの引き
込み時間が短縮される。

【図面の簡単な説明】

第１図（ａ）、（ｂ）、（ｃ）は、夫々本発明の一実施
例を示すブロック図、第２図は、ミューズ方式のデコー
ダの一実施例を示すブロック図、第３図は、ノンリニア
ディエンファシス回路の一実施例を示すブロック図であ
る。１・・・ミューズ信号の入力端子、２・・・Ｒ信号の出
力端子、３・・・Ｇ信号の出力端子、４・・・Ｂ信号の
出力端子、５・・・ＨＤ同期信号の出力端子、６・・・
ＶＤ同期信号の出力端子、７・・・ディエンファシス回
路、８・・・Ａ／Ｄ変換器、９・・・同期分離回路、１
０・・・映像信号処理回路、１１・・・ＦＰＰ検出回路
、１２・・・ＰＬＬコントロール回路、１３・・・ＶＣ
ｏ、１４・・・内部同期発生回路、１５・・・ミューズ
信号の入力端子、１６・・・ノンリニアディエンファシ
ス回路の出力端子、１７・・・クランプパルスの入力端
子、１８・・・バッファ回路、１９・・・クランプ回路
、２０・・・バッファ回路、２１・・・ゲイン可変アン
プ、２２・・・スレショルドレベル設定回路、２３・２
４・・・可変抵抗、２５・・・ロック外れ信号の入力端
子、２６・２７・２８・・・スイッチ回路。゛Ｘ第　１　刀　（＆）２４　　　　　　　　” 第２画

Claims

【特許請求の範囲】

ミューズ（ＭＵＳＥ）方式の帯域圧縮された高品位テレ
ビ信号を元の広帯域なテレビ信号に戻す装置において、
少なくともディエンファシス回路、ミューズ信号中に挿
入されている垂直または水平同期信号を検出し、位相の
ロック外れを検出する同期検出回路、電圧制御発振回路
、各ラインの水平同期信号（ＨＤ）に電圧制御発振回路
の発振周波数をロックさせるためのＰＬＬコントロール
回路、電圧制御発振回路の出力信号より新たに同期信号
を発生させる同期発生回路を具備し、ディエンアァシス
回路中に、少なくとも振幅レベルに依存してディエンフ
ァシス量が変化するノンリニアディエンファシス回路を
含み、電圧制御発振回路の発振周波数が水平同期信号（
ＨＤ）に位相ロックしていない場合に、該ノンリニアデ
ィエンファシス回路でのノンリニアディエンファシスを
停止し、位相ロックしている場合のみノンリニアディエ
ンファシスを行なうことを特徴とするディエンファシス
回路。