JPS62100020A - 論理回路システム - Google Patents
論理回路システムInfo
- Publication number
- JPS62100020A JPS62100020A JP61248522A JP24852286A JPS62100020A JP S62100020 A JPS62100020 A JP S62100020A JP 61248522 A JP61248522 A JP 61248522A JP 24852286 A JP24852286 A JP 24852286A JP S62100020 A JPS62100020 A JP S62100020A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- signal
- master
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はクロック信号の制御により論理信号を第１回路
から第２回路に転送する論理回路システムに関するもの
である。
から第２回路に転送する論理回路システムに関するもの
である。
比較的小型の集積回路システムでは、例えば２個のフリ
ップフロップ回路に供給すべきタロツクパルスと、同一
のクロック信号源から取出したクロックパルスとの間の
遅延時間をクロックパルス周期よりも著しく短くする。
ップフロップ回路に供給すべきタロツクパルスと、同一
のクロック信号源から取出したクロックパルスとの間の
遅延時間をクロックパルス周期よりも著しく短くする。
同様に、第１回路から第２回路にタロツク［３号の制御
のもとで供給される論理信号は成る遅延時間経過後第２
回路の所望の入力端に現われるようになる。クロック周
波数が増大し、且つ集積回路システムの寸法が増大する
と、遅延時間は、全体でクロックパルス周期と同＋７度
となり、これにより集積回路システムにおける種々の回
路の作動の同期を妨害するようになる。
のもとで供給される論理信号は成る遅延時間経過後第２
回路の所望の入力端に現われるようになる。クロック周
波数が増大し、且つ集積回路システムの寸法が増大する
と、遅延時間は、全体でクロックパルス周期と同＋７度
となり、これにより集積回路システムにおける種々の回
路の作動の同期を妨害するようになる。
印刷配線を施した基板に集積回路システムを設ける場合
には集積回路相互の距離および高クロック周波数のため
、転送すべき論理信号が受ける遅延時間がクロックパル
ス周期に対して大きくなり過ぎるようになる。この場合
に生ずる情ｔ１の損失は不所望なものである。
には集積回路相互の距離および高クロック周波数のため
、転送すべき論理信号が受ける遅延時間がクロックパル
ス周期に対して大きくなり過ぎるようになる。この場合
に生ずる情ｔ１の損失は不所望なものである。
本発明の目的は半導体基板に集積化されていても、いな
くても回路システムの２つの回路間の幾何学的距離に無
関係に互に共動する種々の回路の同期を保持する手段を
読じた論理回路システムを提供せんとするにある。
くても回路システムの２つの回路間の幾何学的距離に無
関係に互に共動する種々の回路の同期を保持する手段を
読じた論理回路システムを提供せんとするにある。
本発明はタロツク信号の制御により論理信号を第１回路
から第２回路に転送する論理回路システムにおいて、タ
ロツクパルスを遅延素子を介して第２回路に導き、第１
右よび第２論理回路間の幾何学的距離およびこれら回路
間に位置し１尋る任意の回路により論理信号に生ずる遅
延を、クロックパルス周間と遅延素子の遅延時間との総
合期間よりも小さくするようにしたことを特徴とする。
から第２回路に転送する論理回路システムにおいて、タ
ロツクパルスを遅延素子を介して第２回路に導き、第１
右よび第２論理回路間の幾何学的距離およびこれら回路
間に位置し１尋る任意の回路により論理信号に生ずる遅
延を、クロックパルス周間と遅延素子の遅延時間との総
合期間よりも小さくするようにしたことを特徴とする。
集積回路システムのかかる形態の例によれば、実際上２
クロックパルス周期に亘って遅延の発生を分布させるた
め、同期の発生を損失することなく、任意の遅延発生を
１クロックパルス周期より大きくすることができる利点
がある。
クロックパルス周期に亘って遅延の発生を分布させるた
め、同期の発生を損失することなく、任意の遅延発生を
１クロックパルス周期より大きくすることができる利点
がある。
本発明論理回路システムの好適な例では第１および第２
回路を夫々マスタ／スレーブフリップフロップのマスタ
又はスレーブとし、このスレーブの遅延および信号切換
時間を共に前記総合期間よりも小さくし得るようにする
。
回路を夫々マスタ／スレーブフリップフロップのマスタ
又はスレーブとし、このスレーブの遅延および信号切換
時間を共に前記総合期間よりも小さくし得るようにする
。
かように集積回路システムの好適な例では、遅延をマス
タ／スレーブフリップフロップ回路のスレーブ部分によ
り発生させるため、次のクロックパルスが発生する際こ
のスレーブ部分からのｉ４ ｎ信号を次のマスタ／スレ
ーブフリップフロップ回路のマスタ部分に良好に同期し
て転送することができる。
タ／スレーブフリップフロップ回路のスレーブ部分によ
り発生させるため、次のクロックパルスが発生する際こ
のスレーブ部分からのｉ４ ｎ信号を次のマスタ／スレ
ーブフリップフロップ回路のマスタ部分に良好に同期し
て転送することができる。
集積回路システムにおいて、第１回路からの論理信号を
供給する必要のある第２回路に導入されるタロツクパル
スを遅延する手段；ま英■゛［、〒許公開公且４ＧＢ−
Ａ２１０５９３６Ａ号から既知である。
供給する必要のある第２回路に導入されるタロツクパル
スを遅延する手段；ま英■゛［、〒許公開公且４ＧＢ−
Ａ２１０５９３６Ａ号から既知である。
この英国特許出頴に記・戒されている回路システムの問
題点は、回路の動作が本質的に低連て、従って供給すべ
き論理１３号を直しに使用し寿ない点である。
題点は、回路の動作が本質的に低連て、従って供給すべ
き論理１３号を直しに使用し寿ない点である。
又、回路システムの種々の回路にクロックパルスを遅延
して供給することはアイ・ビー・工ｌ、・テクニカル・
ディスクロージュア ブルゾン、第２５舊第１０号、１
９８３年３月、第５３５８−５３６０頁から既知である
。この場合には、種々の回路を異なる瞬時に夫々切り換
えてピーク電力の消費を減少し得るようにしている。
して供給することはアイ・ビー・工ｌ、・テクニカル・
ディスクロージュア ブルゾン、第２５舊第１０号、１
９８３年３月、第５３５８−５３６０頁から既知である
。この場合には、種々の回路を異なる瞬時に夫々切り換
えてピーク電力の消費を減少し得るようにしている。
図面につき本発明を１税明する。
第１図に示す回路システム１０は半導体基板１１上る集
積化する。本例では回路システム１０ア互に共動する２
個の回路１２および１３のみを示す。回路１２の論理情
報をクロックパルスＣ１ｋの制御のもとに回路１２から
データ接続部（ライン）Ｄを経て回路１３に供給する。
積化する。本例では回路システム１０ア互に共動する２
個の回路１２および１３のみを示す。回路１２の論理情
報をクロックパルスＣ１ｋの制御のもとに回路１２から
データ接続部（ライン）Ｄを経て回路１３に供給する。
これらクロックパルスはクロックパルスラインＣを経て
回路Ｉ２およびＩ３の双方に供給される。適当な任意の
大きさの集積回路システムでは半導体基板１１の長さβ
および幅すを数ｍｍとすると共にデータラインＤおよび
クロックパルスラインＣの長さをも数ｍｍとする。従っ
て回路１２からの論理信号はデータラインＤの遅延を受
ける。
回路Ｉ２およびＩ３の双方に供給される。適当な任意の
大きさの集積回路システムでは半導体基板１１の長さβ
および幅すを数ｍｍとすると共にデータラインＤおよび
クロックパルスラインＣの長さをも数ｍｍとする。従っ
て回路１２からの論理信号はデータラインＤの遅延を受
ける。
遅延が大きくなり過ぎると、回路１３は回路１２からの
論理信号を供給しなくなり、これは不所望なことである
。
論理信号を供給しなくなり、これは不所望なことである
。
第２図は本発明による回路システム２０の一部分を示す
。この回路部分は、第１．第２および第３回路２１．２
２および２３と、種々の反転回路２４．２５および２６
と、論理ゲート２７および２８と、データラインＤと、
クロックパルスラインＣとを具える。データラインＤお
よびクロックパルスラインＣはその長さ全体に対し無視
し得ない抵抗Ｒ６，Ｒｃを構成すると共に、これらライ
ンにより転送すべき信号に対して基板との間に容量Ｃ，
，ＣＣを構成する。この容ｆｆ１ｃＤ 、Ｃｃ はデー
タラインＤおよびクロックパルスラインＣの全長に亘り
分布するため、これら容量を第２図に抵抗Ｒｏ Ｊよび
Ｒｃの両側に２個の容量ｃＤ Ｉ＋ ＣＤ２＋ ＣＣｌ
＋ ＣＣ２として夫々示す。
。この回路部分は、第１．第２および第３回路２１．２
２および２３と、種々の反転回路２４．２５および２６
と、論理ゲート２７および２８と、データラインＤと、
クロックパルスラインＣとを具える。データラインＤお
よびクロックパルスラインＣはその長さ全体に対し無視
し得ない抵抗Ｒ６，Ｒｃを構成すると共に、これらライ
ンにより転送すべき信号に対して基板との間に容量Ｃ，
，ＣＣを構成する。この容ｆｆ１ｃＤ 、Ｃｃ はデー
タラインＤおよびクロックパルスラインＣの全長に亘り
分布するため、これら容量を第２図に抵抗Ｒｏ Ｊよび
Ｒｃの両側に２個の容量ｃＤ Ｉ＋ ＣＤ２＋ ＣＣｌ
＋ ＣＣ２として夫々示す。
クロックパルスＣＫをクロック入力端子Ｃ１ｋ、、、に
供給して回路２１．２２．２３を駆動し得るようにする
。
供給して回路２１．２２．２３を駆動し得るようにする
。
通常のようにクロックパルスを反転３３１ （クロック
パルスを増幅するため）を経て回路２２および２３に供
給すると共にクロックパルスラインＣおよび反転器３２
を経て第１回路２１に供給する。第１回路２１はクロッ
クパルスを受けた後その入力端子■に受信した論理信号
を論理ゲート２７および２８並びにデータラインＤを経
て第２回路２２に供給する。この第２回路２２は、クロ
ック信号がそのクロック入力端子に供給されるとこの論
理信号を受入れる。
パルスを増幅するため）を経て回路２２および２３に供
給すると共にクロックパルスラインＣおよび反転器３２
を経て第１回路２１に供給する。第１回路２１はクロッ
クパルスを受けた後その入力端子■に受信した論理信号
を論理ゲート２７および２８並びにデータラインＤを経
て第２回路２２に供給する。この第２回路２２は、クロ
ック信号がそのクロック入力端子に供給されるとこの論
理信号を受入れる。
クロックパルスＣＫのクロック周波数が高い場合にはク
ロックパルスラインＣおよびデータラインＤにより生ず
る遅延はタロツクパルス周期と同程度となる。
ロックパルスラインＣおよびデータラインＤにより生ず
る遅延はタロツクパルス周期と同程度となる。
これらの種々の点を第３図につ更に詳細に説明する。第
３図に示すＣＫはクロックパルスを表わし、これらクロ
ックパルスＣＫを反転器３１を経て第３回路２３に供給
する。クロックパルスＣＫおよび第１回路２１により発
生ずる情報信号は成る程度の遅延後第２回路２２の入力
端子旧Ｓおよび反転器２５を経る入力端子に現われる。
３図に示すＣＫはクロックパルスを表わし、これらクロ
ックパルスＣＫを反転器３１を経て第３回路２３に供給
する。クロックパルスＣＫおよび第１回路２１により発
生ずる情報信号は成る程度の遅延後第２回路２２の入力
端子旧Ｓおよび反転器２５を経る入力端子に現われる。
この入力端子（］Ｉｓの信号０１Ｓをも第３図に示す。
本例ではこの遅延時間τ。１゜をクロックパルス周期Ｔ
と同一の大きさとする。
と同一の大きさとする。
従って情報信号ＤＩＳを受けてこれを調整するために第
２回路２２に許容される時間は殆ど或いは全く無いため
、情報信号ＤＩＳの消失する危険性がある。
２回路２２に許容される時間は殆ど或いは全く無いため
、情報信号ＤＩＳの消失する危険性がある。
この危険性を回避するためにクロックパルスＣＫを直列
接続された２個の反転回路３３．３４の形態の遅延素子
３５を経て第２回路２２に供給する。クロックパルスＣ
ＫＤによって第２回路２２を所定遅延時間τ０．。て駆
動するため、信号受取り時間τｓｕ＋（設定時間）が第
２回路２２に対して設定され、従って第２回路２２が情
報信号を受は取り得るようになる。これがため実際上第
１および第２回路２１および２２間の総合遅延は２クロ
ック周期に亘って分布されるようになる。従って第３回
路２３の信号設定時間τ５１２は第２回路からの出力信
号ＤＯ３を供給する場合よりも短くなる。これがため、
クロックパルスのパルス幅よりも実質的に短い信号遅延
のみが第２回路２２および第３回路２３間に生じ得るよ
うになる。又遅延時ｎｎｒｃＫｏと第３回路２３の信号
供給時間τ３．ｆ２との和は、クロックパルスＣＫが“
高′°レベル（例えば′Ｆ／ ２ ’）となる時間幅よ
りも短くする必要がある。第２クロツクパルスによって
第３回路２３による信号供給を行った後には反転２ｇ２
６を経て出力端子○に僅かに遅延して出力信号ＳＯが発
生する。第３回路２３からの情報信号は、第１回路２１
から第２回路２２に供給される場合と同様に第４（遠隔
の）回路に供給する。第１回路２１および第２回路２２
並びに第３回路２３および第４回路（図示せず）は常時
マスタ／スレーブフリップフロップ回路を構成するのが
好適であり、この場合第１回路２１および第３回路２３
は常時マスタＦＦ回路とし、第２回路２２および第４回
路（図示せず）は常時スレーブＦＦ回路とするのが好適
である。
接続された２個の反転回路３３．３４の形態の遅延素子
３５を経て第２回路２２に供給する。クロックパルスＣ
ＫＤによって第２回路２２を所定遅延時間τ０．。て駆
動するため、信号受取り時間τｓｕ＋（設定時間）が第
２回路２２に対して設定され、従って第２回路２２が情
報信号を受は取り得るようになる。これがため実際上第
１および第２回路２１および２２間の総合遅延は２クロ
ック周期に亘って分布されるようになる。従って第３回
路２３の信号設定時間τ５１２は第２回路からの出力信
号ＤＯ３を供給する場合よりも短くなる。これがため、
クロックパルスのパルス幅よりも実質的に短い信号遅延
のみが第２回路２２および第３回路２３間に生じ得るよ
うになる。又遅延時ｎｎｒｃＫｏと第３回路２３の信号
供給時間τ３．ｆ２との和は、クロックパルスＣＫが“
高′°レベル（例えば′Ｆ／ ２ ’）となる時間幅よ
りも短くする必要がある。第２クロツクパルスによって
第３回路２３による信号供給を行った後には反転２ｇ２
６を経て出力端子○に僅かに遅延して出力信号ＳＯが発
生する。第３回路２３からの情報信号は、第１回路２１
から第２回路２２に供給される場合と同様に第４（遠隔
の）回路に供給する。第１回路２１および第２回路２２
並びに第３回路２３および第４回路（図示せず）は常時
マスタ／スレーブフリップフロップ回路を構成するのが
好適であり、この場合第１回路２１および第３回路２３
は常時マスタＦＦ回路とし、第２回路２２および第４回
路（図示せず）は常時スレーブＦＦ回路とするのが好適
である。
従って情報信号転送フリップフロップ＜２１ ＋２２）
のフレーブ回路（回路２２）は受信マスタ／スレーブフ
リップフロップのマスタ回路（回路２３）のすぐ近くに
配設し得るようにするのが重要である。
のフレーブ回路（回路２２）は受信マスタ／スレーブフ
リップフロップのマスタ回路（回路２３）のすぐ近くに
配設し得るようにするのが重要である。
上述した例は半導体基板に集積化した回路システムにつ
いて説明したが、本発明はこれに限定されるものではな
く、例えば回路システムを異なる他の回路で構成しても
よく、又集積回路とするかまたはしないかに関らず、印
刷配線を施した支持体（印刷回路板、セラミック支持体
上に設けたハイブリッド集積回路）上に設けることもで
きる。
いて説明したが、本発明はこれに限定されるものではな
く、例えば回路システムを異なる他の回路で構成しても
よく、又集積回路とするかまたはしないかに関らず、印
刷配線を施した支持体（印刷回路板、セラミック支持体
上に設けたハイブリッド集積回路）上に設けることもで
きる。
第１図は集積回路システムを示すブロック図、第２図は
本発明回路システムの一部分を示す回路図、 第３図は第２図の回路の種々の個所の信号を示ず波形図
である。 １０・・・回路システム １１・・・半導体基板１
２・・・回路 １３・・・回路２０・・・
回転システト２１・・・第１回路２２・・・第２回路
２３・・・第３回路２４、２５．２６・・・反
転回路 ２７、２８・・・論理ゲー） ３１．３２・・・反
転器３３、３４・・・反転回路 ３５・・・遅延素
子ｆ！ｆ ｒＦ 出ＹＩＡ人 エヌ・ベー・フィリッ
プス゛フルーイランペンファブリケン 二フ Ｃワ Ｕフ Ｕ二
本発明回路システムの一部分を示す回路図、 第３図は第２図の回路の種々の個所の信号を示ず波形図
である。 １０・・・回路システム １１・・・半導体基板１
２・・・回路 １３・・・回路２０・・・
回転システト２１・・・第１回路２２・・・第２回路
２３・・・第３回路２４、２５．２６・・・反
転回路 ２７、２８・・・論理ゲー） ３１．３２・・・反
転器３３、３４・・・反転回路 ３５・・・遅延素
子ｆ！ｆ ｒＦ 出ＹＩＡ人 エヌ・ベー・フィリッ
プス゛フルーイランペンファブリケン 二フ Ｃワ Ｕフ Ｕ二
Claims (1)
- 【特許請求の範囲】 １、クロック信号の制御により論理信号を第１回路から
第２回路に転送する論理回路システムにおいて、クロッ
クパルスを遅延素子を介して第２回路に導き、第１およ
び第２論理回路間の幾何学的距離およびこれら回路間に
位置し得る任意の回路により論理信号に生ずる遅延を、
クロックパルス周期と遅延素子の遅延時間との総合期間
よりも小さくするようにしたことを特徴とする論理回路
システム。 ２、第１および第２回路を夫々マスタ／スレーブフリッ
プフロップのマスタ又はスレーブとし、このスレーブの
遅延および信号切換時間を共に前記総合期間よりも小さ
くするようにしたことを特徴とする特許請求の範囲第１
項に記載の論理回路システム。 ３、少なくとも２個のマスタ／スレーブフリップフロッ
プ（ＦＦ）回路を具え、送信マスタ／スレーブＦＦ回路
からの論理信号をクロック信号の制御のもとで受信マス
タ／スレーブＦＦ回路に導き、このクロック信号をマス
タ／スレーブＦＦ回路のマスタＦＦ回路に供給すると共
に遅延素子を経てマスタ／スレーブＦＦ回路のスレーブ
ＦＦ回路に供給し、受信ＦＦ回路のマスタＦＦ回路に隣
接する送信ＦＦ回路のスレーブＦＦ回路を集積化して送
信用のスレーブＦＦ回路から受信用のマスタＦＦ回路へ
の遅延をクロックパルスのパルス幅よりも充分短くする
ようにしたことを特徴とする特許請求の範囲第１項に記
載の論理回路システム。 ４、第２回路の出力側に接続されクロックパルスの制御
のもとで論理信号を供給する第３回路の信号供給時間を
クロック信号の持続時間に多くとも等しくするようにし
たことを特徴とする特許請求の範囲第１項、第２項、第
３項又は第４項に記載の論理回路システム。 ５、遅延素子は、直列に接続された１個以上の反転回路
を具えることを特徴とする特許請求の範囲第１項、第２
項、第３項又は第４項に記載の論理回路システム。 ６、遅延素子は、容量性負荷を有する少なくとも１個の
増幅器により形成するようにしたことを特徴とする特許
請求の範囲第１項、第２項、第３項又は第４項に記載の
論理回路システム。 ７、特許請求の範囲第１項乃至第６項の何れかの項に記
載の論理回路システムを集積化した集積論理回路システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502859A NL8502859A (nl) | 1985-10-21 | 1985-10-21 | Schakelingenstelsel met hersynchronisatie van gegevens. |
| NL8502859 | 1985-10-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100020A true JPS62100020A (ja) | 1987-05-09 |
Family
ID=19846737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248522A Pending JPS62100020A (ja) | 1985-10-21 | 1986-10-21 | 論理回路システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4918331A (ja) |
| EP (1) | EP0223275A1 (ja) |
| JP (1) | JPS62100020A (ja) |
| NL (1) | NL8502859A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1222664B (it) * | 1987-09-16 | 1990-09-12 | Honeywell Bull Italiana S P A | Circuito di pilotaggio di bus e di decodifica |
| JP2862591B2 (ja) * | 1989-09-29 | 1999-03-03 | 株式会社東芝 | 突入電流防止回路 |
| DE19843159C1 (de) * | 1998-09-21 | 2000-02-24 | Siemens Ag | Integrierte Schaltung |
| US6452433B1 (en) * | 2000-05-31 | 2002-09-17 | Conexant Systems, Inc. | High phase margin low power flip-flop |
| US8204386B2 (en) * | 2007-04-06 | 2012-06-19 | Finisar Corporation | Chirped laser with passive filter element for differential phase shift keying generation |
| CN112968691B (zh) * | 2021-02-10 | 2023-04-11 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 脉冲时延精度自适应同步方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525294A (en) * | 1978-08-14 | 1980-02-22 | Nec Corp | Clock pulse shaping circuit |
| GB2105936A (en) * | 1981-09-19 | 1983-03-30 | Western Electric Co | Multistage semiconductor integrated circuit arrangement |
| US4661922A (en) * | 1982-12-08 | 1987-04-28 | American Telephone And Telegraph Company | Programmed logic array with two-level control timing |
| JPS6074815A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | スイツチト・キヤパシタ回路のクロツク発生回路 |
| US4540903A (en) * | 1983-10-17 | 1985-09-10 | Storage Technology Partners | Scannable asynchronous/synchronous CMOS latch |
-
1985
- 1985-10-21 NL NL8502859A patent/NL8502859A/nl not_active Application Discontinuation
-
1986
- 1986-10-17 EP EP86201804A patent/EP0223275A1/en not_active Withdrawn
- 1986-10-21 JP JP61248522A patent/JPS62100020A/ja active Pending
-
1989
- 1989-05-26 US US07/358,478 patent/US4918331A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0223275A1 (en) | 1987-05-27 |
| US4918331A (en) | 1990-04-17 |
| NL8502859A (nl) | 1987-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3988716A (en) | Computer interface system | |
| US5542083A (en) | Information processor and information processing system utilizing clock signal | |
| EP0453199B1 (en) | Computer system with synchronous bus | |
| US4797576A (en) | Flip-flop circuit with short propagation delay | |
| JP3478033B2 (ja) | フリップフロップ回路 | |
| US5706484A (en) | Method for eliminating transition direction sensitive timing skews in a source synchronous design | |
| JPH04305721A (ja) | クロックされたロード・イネーブル信号及びアウトプット・イネーブル信号の供給回路を有する集積回路 | |
| JPH082055B2 (ja) | データ処理装置 | |
| US5408641A (en) | Programmable data transfer timing | |
| US5794019A (en) | Processor with free running clock with momentary synchronization to subsystem clock during data transfers | |
| US3745472A (en) | Synchronous digital system having a clock distribution system | |
| JP2914267B2 (ja) | 集積回路のデータ転送方法およびその装置 | |
| JPS62100020A (ja) | 論理回路システム | |
| JP2000200482A (ja) | デ―タ入出力回路及びインタフェ―ス方式 | |
| JPH0578849B2 (ja) | ||
| US4926451A (en) | Timing controller for high-speed digital integrated circuit | |
| AU667781B2 (en) | On chip clock skew control method and apparatus | |
| US4635249A (en) | Glitchless clock signal control circuit for a duplicated system | |
| KR100393473B1 (ko) | 팬 아웃 버퍼용 전하 공유 회로 | |
| US5758130A (en) | Digital signal distribution for long and short paths | |
| JPS622348B2 (ja) | ||
| JPS6195648A (ja) | デ−タ転送方式 | |
| JP3069107B2 (ja) | テストモード設定回路装置 | |
| JPS61148937A (ja) | 半導体集積回路装置 | |
| JPS6216021A (ja) | パルス幅変調された切換クロツク信号の同期装置 |