JPS6198445A - ル−プモ−ド検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、モトローラ社製１６ビツトマイクロプロセツ
サＭＣ６８０１０のループ＜ＬＯＯＩ））モード実行サ
イクルを検出するループモード検出回路に関するもので
ある。

（従来の技術） モトローラ社製１６ビツトマイクロブ［ｌセッサＭＣ６
８０１０では、ＭＣ６８０００型と同じく、命令の実行
サイクルから２つ前のプログラム参照（プロセッサから
出力される３ビツトのファンクション・コード信号ＦＣ
Ｏ〜ＦＣ２をデコードすることによって、プログラム参
照か否かを識別できるようになっている。プログラム参
照の場合にはＦＣＯ〜ＦＣ２が’１１０”となっている
）のサイクルにプロセッサに読み込まれた命令コードが
その実行サイクルに実行中の命令となる。また、命令の
実行サイクルの始まりは、リセット（ｒｅｓｅｔ　）の
俊、各命令の実行サイクルをカウントすることにより検
出可能であり、これにより各サイクルのアドレスバス、
データバスの情報によって実行中の命令の逆アセンブル
が可能であった。

（発明が解決しようとする問題点） しかしながら、ＭＣ６８０１０のループモードでは、命
令コードのフェッチ（プログラム参照によって、命令コ
ードをプロセッサ内部に取込むこと）を行わずに、プロ
セッサ内部に既に取込んである命令コードを規定の回数
（これは、プロセッサの内部状態によって定まる）だけ
繰返すようになっている。したがって、この場合、命令
の実行ナイクルをカウントすることによって次の命令の
実行サイクルの始まりを検出することは不可能となり、
正常な逆アセンブルができないというｒＩＲ題があった
。

本発明の目的は、この様な点に鑑み、ＭＣ６８０１０の
ループモード実行サイクルを検出することにより、ルー
プモード実行中の逆アセンブルが可能となるようにした
ループモード検出回路を提供することにある。

く発明が解決しようとする問題点） この様な目的を達成するために本発明では、マイクロプ
セッサＭＣ６８０１０から必要なクロックおよびデータ
を受けてプログラム参照のナイクルのみにクロックに同
期したパルスを発生ずるパルス発生器と、前記マイクロ
プロセッサからのデクリメント・ブランチ条件命令、デ
クリメント・ブランチ条件命令の特定のディスプレース
メント値およびルーパブル命令を前記パルス発生器の出
力に関連して検出する命令コードラッチ・デコーダと、
デクリメント・ブランチ条件命令による分岐を検出する
分岐検出回路と、前記命令コードラッチ・デコーダと分
岐検出回路からの各出力信号の論理積をとり前記パルス
発生器の出力に関連してループモード実行サイクルを示
すループ信号を発生するループ信号発生回路を具備し、
ループモード実行サイクルを示すループ信号をループ信
号発生口　　　！路より得るようにしたことを特徴どす
る。

（実施例） 以下図面を用いて本発明の詳細な説明する。ＭＣ６８０
１０型マイクロプロセツサは次のようなプロダラム（ア
センブラ表記）を実行したときループモードとなる。

り こ（Ｄ中で、Ｖ＋ＯＶＥ、ＩＡ／　　（ＡＣｐ）士、（
Ａ１）十は、ルーパブル命令（Ｌ　ｏｏｐａｂｌｅ　Ｉ
　ｎ５ｔｒｕｃｔｉｏｎ）である。また、じＢＥＱ　　
Ｄ（ｉｆ）、Ｌｃｏｐは、Ｄ　Ｂ　ｃ　ｃ　（Ｑ　ｅｃ
ｒｅｍｅｎｔ　　ａｎｄ　　３　ｒａｎｃｈＣｏｎｄｉ
ｔｉｏｎ　　Ｃｏｄｅ　）命令の一つで、指定されたレ
ジスタ（この場合Ｄ　Ｏ）をディクリメントし、条件コ
ードの内容（この場合、ＥＱフラグがセットされている
こと）によって、分岐するという命令である。分岐先は
、直前の命令（ルーバブル命令ンの位置でなければなら
ない。

このことから、ループモードを検出するためには、次の
５つの事柄の検出が必要である。

■０Ｆ３ｃｃ命令の実行サイクルの検出。

■ＤＢＣｃ命令のディスプレースメント値が、ＦＦＦＣ
（Ｈ）（Ｈは１６進数表記を意味する）であるか否か。

■［）３ｃｃ命令によって、分岐（［３ｒａｎｃｈ　）
が生じたこと。

■分岐先の命令が、ルーパブル命令であるか否が。

■ループモードに入った後、次のプログラム参照のサイ
クルの検出。

これらの検出結果により、ループモードの実行サイクル
を示すループ信号を発生させる。

第１図はこの様な検出を行うループモー１〜検出回路の
一実施例を示す要部構成図である。同図に７３　イＴ、
１　ハチ−’ｌ　／＜ス（Ｄ　Ｏ−Ｄ　ＩＧ（７）　１
７ｂｉｔ　）１１上の命令コードをラッチしデコードす
る命令コードラッチ・デコーダである。２は、命令コー
ドラッチ・デコーダがら出力されるＤＢｃｃと、アドレ
スバス（Ａ　Ｏ〜Ａ１７の１８ｂｉｔ、＞　１２上のア
ドレスを受け、分岐を検出する分岐検出回路である。３
は、ＭＣ６８０１０からのμＰＡｃｌｏｃｋ（以下μＣ
ＬＫと略す）とＦＣ方〜ＦＣ２の３ｂｉｔの信号を受け
て、プログラム参照のサイクルにだけＰ−μＰＡｃＬＯ
ｃＫ　（以下Ｐ−μｃＬＫと略す）を発生するパルス発
生回路、４はループ信号発生回路で、命令コードラッチ
・デコーダ１の出力、分岐検出回路２の出力およびパル
ス発生回路３の出力を受けてループ信号を発生するもの
である。

この様な構成における動作を第２図のタイムチャートを
参照して次に説明する。マイクロプロセッサＭ　Ｃ６８
０１０より与えられるμＣＬＫは、第２図の（ロ）に示
すように読出しくＲｅａｄ　）　、書込み（Ｗｒｉｔｅ
）の動作に同期して作られたパルスで、１サイクルに１
回出力される。パルス発生回路３は、ＦＣ！ＩＦ−Ｆｅ
２の信号をデコードし、μＣＬＫの内、プログラム参照
のサイクル（ＦＣｆｌ−Ｆ４　　　　Ｇ２が１１０′′
となっている）にだけ第２図（ハンのようなパルス（Ｐ
−μＣＬＫ）を作る。

命令コードラッチ・デコーダ１は、ＤＢＣＣ命令を検出
すると、その実行サイクルの一つ前のＰ−μＣＬ　Ｋの
立下りまで、ＱＦ３ｃｃ信号を出力する（第２図の（ニ
））。分岐検出回路２は命令コードラッチ・デコーダ１
より出力されたＤＢＣＣ信号を［）［３ｃｃ命令の実行
サイクル中保持しておき、実際に分岐が発生した場合そ
の実行１ナイクルの第２サイクルにおいて第２図（ト）
に示す３　Ｒｔａｋｅｎ　　（以下ＳＲと略す）信号を
出力する。

命令コードラッチ・デコーダ１は、更に、第２図（ハ）
に示すように、Ｄ３ｃｃ命令の実行サイクルの第１サイ
クルのＰ−μＣＬ　Ｋの立下りから第２サイクルの立下
りまでの期間ルーパブル信号を出力する。

ループ信号発生回路４では、命令コードラッチ・デコー
ダ１からのＦＦＦＣ値（ＤＢＣＣ命令のディスプレース
メント値）、ルーパブル信号、ＢＲ倍信号ラッチし、こ
れらの信号の論理積を参照し、第２図（す）に示すよう
にＰ−ＣＩ　Ｋの立上がっ１７．−プ信号をヤツＦ、５
、そ。後２回目のＰ　　　　！−ＣＬＫの立下りでリセ
ットする。

この様にして目的とするループ信号を発生させることが
できる。

（発明の効果） 以上説明したように、本発明によれば、簡単な構成によ
りループモード実行サイクルを検出することができ、こ
れによりループモード脱出後の最初の命令の実行サイク
ルの始まりを判別することができる。これにより、デー
タバス、アドレスバスのトレース結果からＭＣ６８０１
０の動作の正しい逆アセンブルが可能となり、実用に供
してその効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す要部構成図、第２図は
動作を説明するためのタイムチャートである。 １・・・命令コードラッチ・デコーダ、２・・・分岐検
出回路、３・・・パルス発生回路、４・・・ループ信号
発生回路、１１・・・データバス、１２・・・アドレス
バス。 第１図

Claims (1)

【特許請求の範囲】
1. ループモードでは命令コードのフェッチを行わずプロセ
   ッサ内部に既に取込んである命令コードを規定の回数だ
   け繰返すように構成されたマイクロプセッサから必要な
   クロックおよびデータを受けてプログラム参照のサイク
   ルのみにクロックに同期したパルスを発生するパルス発
   生器と、前記マイクロプロセッサからのデクリメント・
   ブランチ条件命令、デクリメント・ブランチ条件命令の
   特定のディスプレースメント値およびルーパブル命令を
   前記パルス発生器の出力に関連して検出する命令コード
   ラッチ・デコーダと、デクリメント・ブランチ条件命令
   による分岐を検出する分岐検出回路と、前記命令コード
   ラッチ・デコーダと分岐検出回路からの各出力信号の論
   理積をとり前記パルス発生器の出力に関連してループモ
   ード実行サイクルを示すループ信号を発生するループ信
   号発生回路を具備し、ループ信号発生回路よりループモ
   ード実行サイクルを示すループ信号を得るようにしたこ
   とを特徴とするループモード検出回路。