JPS619736A

JPS619736A - 高速トレ−スメモリ

Info

Publication number: JPS619736A
Application number: JP59131472A
Authority: JP
Inventors: Yoshitoshi Yakabe; 矢ケ部　喜俊
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-06-26
Filing date: 1984-06-26
Publication date: 1986-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は中央処理装置等の状態を記録する高速トレース
メモリに関する。

（従来技術）従来、中央処理装置等の被トレース物の状態をトＶ−ス
する場合、第４図のように、被トレース物１の状態がバ
ッファ２を通してトレースメモリ３へ入力され、また被
トレース物１のクロックを受ケたトレースコントロール
回路４がトレースメモＩＪ　−３ｅ、制御していた。こ
のトレースコントロール回路４としては、第５図に示す
ように、被トレース物１より出力されるクロックをもと
に起動されるカウンタ６の出力が、トレースメモリ３の
アドレス入力として与えられる。またトＶ−スメモリ３
のライト・イネーブルＷＥとしては、被トレース物１の
クロックが入力され被トレース物１の状態が書き込まれ
る。

最近、被トレース物の動作周波数の高速化が進ンテおり
、アクセスタイムの短縮化によってトレースメモリ３の
高速化の対応はできるが、この対応にも最高動作周波数
の限りがあり、かつ高価なトレースメモリとなってしま
う。

そのため、第６図のように、バッファ２の代すにトレー
ス状態ラッチ５を用いてトレースメモリ３のＷＥに対す
るデータのセットアツプ／ホールドタイムを保障するこ
とによってアクセスタイムの長いメモリをトレースメモ
リに使用することができる。すなわら、高速メモリを採
用すれば高速な被トレース物がサポートできる。しかし
、中央処理装置等の被トレース物の動向は５．被トレー
ス物のトレース状態を更に細かくトレースする方向にあ
り、かつ現在市場に出まわっている中央処理装置の動作
周波数の数倍の周波数も考えられている。このように高
速な被トレース物の状態ヲトレースメモリ３へ記録する
には、トレースメモリーのアクセスタイムの高速化を追
求しても限界に達してしまうという欠点があり、また可
能としても相当に高価なシステムとなるという欠点があ
る。

（発明の目的）本発明Ω・′目的は、このよう卒欠点を解決し高速な被
トレース物の状態をアクセスタイムの遅い安価なメモリ
へ記録できるようにした高速トレース状態りを提供する
ことにある。

（発明の構成）本発明の構成は、中央処理装置等の被トレース物の状態
を記録する高速トレースメモリにおいて、前記被トレー
ス物の状態を入力するバッファ部と、このバッファ部の
出力に複数のトレース記憶単位に対してタイミングを与
えてトレースメモリアドレスおよび前記被トレース状態
のラッチを行う複数のラッチ部と、これら複数のラッチ
部に対応して前記被トレース状態を記憶する複数のトレ
ースメモリ部と、前記被トレース物からのクロックに従
って計数するカウンタ部と、このカウンタ部の下位の出
力群をデコードして前記被トレース状態のラッチ部のタ
イミングを形成しかつ前記カウンタの上位出力をラッチ
して前記アドレスラッチ部に対するタイミングを形成す
るデコード部と、このデコード部の出力に従って前記各
トレースメモリ部のアクセスタイムに合った書込信号を
それぞれ形成する書込タイミング作成部とを含むことを
特徴とする。

（実施例）第１図は本発明の一実施例を含むブロック図である。本
発明例は、被トレース物１の状態を入力するバッファ２
と、複数のトレースメモリ３０゜３１．３２．３３と、
これらトレースメモリ３０゜３１．３２．３３に対して
バッファ２の出力のセソトアソグタイム、ホールドタイ
ムのタイミングを保障するラッチ５０，５１，５２．５
３と、被トレース物１のクロックをもとにトレース状態
のラッチ５０，５１，５２．５３およびトレースメモリ
３０，３１，３２．３３をコントロールするトレースコ
ントロール部４０とから構成される。

第２図は第１図のトレースコントロール部４０の詳細を
説明するブロック図である。このトレースコントロール
ＷＩｓ４０は、カウンタ６、デコーダ７、トレースメモ
リアドレスラッチ８０〜８３および書込タイミング作成
回路９０〜９３がら構成される。これらトレースメモリ
アドレスラッチ８０゜８１．８２．８３には、トレース
メモリ３０，３１゜３２．３３のアドレス源であるカウ
ンタ６の出力がそれぞれラッチされ、被トレース状態の
ラッチ５Ｑ、５１，５２．５３にはバッファ２を通って
きた被トレース物１の状態がラッチされる。これらトレ
ースメモリ３０，３１，３２．３３に対するアドレス及
びデータとしては、トレースメモリアドレスラッチ８０
，８１，８２．８３と被トレース状態のラッチ５０，５
１，５２．５３の出力とがおのおの入力される。これら
トレースメモリアドレスラッチ８０，８１，８２．８３
と被トレース状態のラッチ５０，５１，５２，５３とヘ
ラッチするタイミングは、カウンタ６の最下位の出力を
デコーダ７へ入力してその出力信号でラッチさせる。ま
た、トレースメモリ３０，３１，３２゜３３に対するラ
イトイネーブル信号ＷＥは、デコーダ７の出力をもとに
書込（ＷＥ）タイミング作成回路９０，９１，９２．９
３で各トレースメモ１Ｊ３０，３１，３２．３３に対応
して作成される。

第３図は第１図の動作を説明するタイミングチャートで
ある。被トレース物１からのクロックが入力端子１１か
ら入力され、この被トレース物１のクロックによってカ
ウントアツプする。このカウンタ６から最下位出力のタ
イミング信号１４０゜１４１が出力されて、デコーダ７
へ入力され、４種類のデコード信号１５０〜１５３が出
力される。

これらデコード信号１５０〜１５３は、各トレースメモ
リ単位にあるトレースメモリアドレスラッチ８０，８１
，８２．８３および被トレース状態ラッチ５０，５１，
５２．５３へそれぞれ入力される。このデコード信号が
ハイ「１」のときこれらラッチへ入力されている入力信
号（被トレース物の状態とカウンタの出力）は通過して
各ラッチより出力され、このデコード信号がハイ「１」
からロウ「Ｏ」へ変化するときは、入力されている信号
の状態がラッチされ、かつそのロウ期間は保持され、再
度ハイ「１」へ変化した場合にその保持されていたデー
タが消えてしまう。

次にトレースメモリ３０，３１，３２．３３へ書き込む
タイミングＷＥは、各デコード信号１５０゜１５１．１
５２．１５３１ｋＷＥタイミング作成回路９０゜９１．
９２．９３へ供給してトレースメモリ３０゜３１．３２
．３３のタイミングにあった書込信号１６０〜１６３を
トレースメモリ３０，３１，３２゜３３に対して出力し
、トレースメモリアドレスラッチ８０．８１，８２．８
３が指定したアドレスへ被トレース状態ラッチ５０．　
５１．　５２．　５３のラッチされた被トレース状態を
書込む。

本実施例においては、トレースメモリアドレスラッチ８
０，８１，８２．８３と被トレース状態ラッチ５０，５
１，５２．５３とが被トレース物１のクロックの４倍の
タイミングでラッチされる。

このように本実施例は、トレースメモリを分割している
ので、ラッチからラッチの期間が長くなり、アクセスタ
イムの遅い安価なメモリを使用することが可能となる。

本実施例は、カウンタ６の最下位の２出力を用いて４組
のトレースメモリを用いたものであるが、被トレース物
の動作周波数と使用するメモリのアクセスタイムによっ
て、カウンタ６の出力本数、トレースメモリの数が増減
されることは明らかである。例えば、カウンタの出力を
１個、トレースメモリ２組のときは中速用、カウンタの
出力を２個、トレースメモリ４組のときは高速用、カウ
ンース物のクロックとしては、基本クロック、メモリや
Ｉｌｏ　をアクセスするときに出力されるリード／ライ
ト信号等のトレース情報として得られる単位音区別する
ものでおる。

本発明においては、トレースメモリに対してトレースメ
モリアドレスラッチと被トレース状態ラッチとを独立し
てそれぞれ複数個もたせ、このカウンタの下位のライン
で選択することによりて、従来の回路で問題であった被
トレースデータ′ｔ−あらかじめラッチしておき、トレ
ースメモリに対するアドレス、データのタイミングを保
障しかつタイミングマージンを大きくすることが可能で
ある。

（発明の効果）本発明によれば、前述のようにタイミングマージンを大
きくできふということになり、アクセスタイムの遅い、
安価なメモリが利用でき、装置のコストを下げる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を含むブロック図、第２図は
第１図のトレースコントロール部の部分ブロック図、第
３図は第２図の動作を説明するタイミングチャート、第
４図、第６図は従来のトレースメモリの構成を示すブロ
ック図、第５図は第４図のトレースコントロール部のブ
ロック図である。図において１・・・・・・被トレース物、２・・・・・・バッファ
、３，３０゜３１．３２．３３・・・・・・トレースメ
モリ、４．４０・・・・・・トレースコントロール部、
５．　５０．　５１゜５２．５３・・・・・・トレース
状態ラッチ、６・・・・・・カウンタ、７・・・・・・
デコーダ、８０．　８１．　８２．８３・・・・・・ト
レースメモリアドレスラッチ、１０・・・・・・出力端
子、１１・・・・・・クロック久方端子、９０，９１゜
９２．９３・・・・・・書込タイミング作成回路、であ
る。わ　１図形？図

Claims

【特許請求の範囲】

中央処理装置等の被トレース物の状態を記録する高速ト
レースメモリにおいて、前記被トレース物の状態を入力
するバッファ部と、このバッファ部の出力に複数のトレ
ース記憶単位に対してタイミングを与えてトレースメモ
リアドレスおよび前記被トレース状態のラッチを行う複
数のラッチ部と、これら複数のラッチ部に対応して前記
被トレース物状態を記憶する複数のトレースメモリ部と
、前記被トレース物からのクロックに従って計数するカ
ウンタ部と、このカウンタ部の下位の出力群をデコード
して前記被トレース状態のラッチ部のタイミングを形成
しかつ前記カウンタの上位出力をラッチして前記アドレ
スラッチ部に対するタイミングを形成するデコード部と
、このデコード部の出力に従って前記各トレースメモリ
部のアクセスタイムに合った書込信号をそれぞれ形成す
る書込タイミング作成部とを含むことを特徴とする高速
トレースメモリ。