JPS618938A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS618938A JPS618938A JP59129266A JP12926684A JPS618938A JP S618938 A JPS618938 A JP S618938A JP 59129266 A JP59129266 A JP 59129266A JP 12926684 A JP12926684 A JP 12926684A JP S618938 A JPS618938 A JP S618938A
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- semiconductor
- elements
- wafer
- semiconductor elements
- electrodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
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- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
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- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体素子の製造方法に関し、特に半導体ウ
ェーハに活性領域、電極等が設けられたのちの加工工程
に適用される。
ェーハに活性領域、電極等が設けられたのちの加工工程
に適用される。
［発明の技術的背景とその問題点］
従来の半導体素子の製造方法（；おいて、半導体ウェー
ハに活性領域、電極等が形成されたのちに、電気的特性
測定、半導体ウェーハの薄化、粘着シートに貼着してダ
イシング、半導体素子に分割、シートから剥離等の諸工
程を経て半導体素子を得ていた。これらの諸工程を第１
図にて工程１０１ないし工程１０８に、また、第５図に
よって示す。１ず、半導体ウェーハ（以降ウェーハと略
称）の１生面に不純物拡散を施して一部の活性領域形成
、絶縁膜形成、電、極配設等を施したウェーハを出発材
料とし、これを第２１！ｍに示す。なお−、ウエーノ為
の上面を示す第２図（ａ）では、このウエーノ丸に多数
整列形成されている半導体素子（１１、１１・・・）の
上面の電砂（ｌｌａ 、 ｌｌａ・・・）は図示を省略
し、同図（ｂ）および（Ｃ）に示している。ここでウェ
ー／（１）は厚さが約６００μｍに形成されているので
、この厚さでは機械的強度が大きく、１だ半導体素子の
配置もマスクのアライメントに従って整列形成されてい
るので、電気的特性測定用ソケット（躯３図（ｔｓ６参
照）を順送当接させ検出された不良素子にはイン力が動
作してマーキングを施す。なお、上記ソケットは、半導
体素子主面の周辺部に形成されている電極の各々に同時
に弾接する配置に設けられた接触針（（１２ａ）第４図
）を有し、半導体素子の電極に測定電圧を印加して所定
の測定を施すようになっている。
ハに活性領域、電極等が形成されたのちに、電気的特性
測定、半導体ウェーハの薄化、粘着シートに貼着してダ
イシング、半導体素子に分割、シートから剥離等の諸工
程を経て半導体素子を得ていた。これらの諸工程を第１
図にて工程１０１ないし工程１０８に、また、第５図に
よって示す。１ず、半導体ウェーハ（以降ウェーハと略
称）の１生面に不純物拡散を施して一部の活性領域形成
、絶縁膜形成、電、極配設等を施したウェーハを出発材
料とし、これを第２１！ｍに示す。なお−、ウエーノ為
の上面を示す第２図（ａ）では、このウエーノ丸に多数
整列形成されている半導体素子（１１、１１・・・）の
上面の電砂（ｌｌａ 、 ｌｌａ・・・）は図示を省略
し、同図（ｂ）および（Ｃ）に示している。ここでウェ
ー／（１）は厚さが約６００μｍに形成されているので
、この厚さでは機械的強度が大きく、１だ半導体素子の
配置もマスクのアライメントに従って整列形成されてい
るので、電気的特性測定用ソケット（躯３図（ｔｓ６参
照）を順送当接させ検出された不良素子にはイン力が動
作してマーキングを施す。なお、上記ソケットは、半導
体素子主面の周辺部に形成されている電極の各々に同時
に弾接する配置に設けられた接触針（（１２ａ）第４図
）を有し、半導体素子の電極に測定電圧を印加して所定
の測定を施すようになっている。
次いで第１図に示す工程（１０３）ないし工程（１０８
）につき第５図を参照して説明する。
）につき第５図を参照して説明する。
工程１０３は基板（１）に研磨を施し、６００μｍの板
厚を２００−３５０μｍに低減させる（第５図（ｂ））
。
厚を２００−３５０μｍに低減させる（第５図（ｂ））
。
工程１０４は基板（１）を熱可塑性の粘着テープ住４に
貼着する（第５図（Ｃ） ） 。
貼着する（第５図（Ｃ） ） 。
工程１０５で基板（１）にダイシングを施す（第５図（
Ｃ））。
Ｃ））。
工程１０６は前記粘着テープ（Ｉ７Ｊに貼着された基板
（１）を、この粘着テープを加熱し展張させて分割を施
す（第５図（ｄ））。
（１）を、この粘着テープを加熱し展張させて分割を施
す（第５図（ｄ））。
工程１０７は、分割されて粘着テープａ湯上に粘着′
いい、工、４ワイ（ＩＩ 、 １１−）やや。ヶー
オ７、ら剥１１ｍする。なお、このとき前記工程１０２
によってマーキングの施された半導体素子は分別される
。
いい、工、４ワイ（ＩＩ 、 １１−）やや。ヶー
オ７、ら剥１１ｍする。なお、このとき前記工程１０２
によってマーキングの施された半導体素子は分別される
。
［背景技術の問題点］
上記従来の方法は、ウェーハに種々の処理を施す際の割
れを防止するため、ウェーハを厚いま捷で電気的特性測
定を施すが、その後の研磨、ダイシング等の工程を経る
ので良品の半導体素子が破壊されたり、外観的に抄傷、
例えば擦過傷を受けたりなどして品質上に重大な間四が
ある。
れを防止するため、ウェーハを厚いま捷で電気的特性測
定を施すが、その後の研磨、ダイシング等の工程を経る
ので良品の半導体素子が破壊されたり、外観的に抄傷、
例えば擦過傷を受けたりなどして品質上に重大な間四が
ある。
最近の傾向として半導体装置の小型化に伴ない半導体素
子が小型化する努力がなされている。このため、ダイシ
ング幅（隣接の半導体素子との間隔）が一般には３０μ
ｍにとられているが、半導体素子の電気的特性測定のた
めにｔＩ′ｉ最少限の寸法であってこれ以上近接させる
ことは電気的特性測定が不可能であった。
子が小型化する努力がなされている。このため、ダイシ
ング幅（隣接の半導体素子との間隔）が一般には３０μ
ｍにとられているが、半導体素子の電気的特性測定のた
めにｔＩ′ｉ最少限の寸法であってこれ以上近接させる
ことは電気的特性測定が不可能であった。
［発明の目的コ
この発明は上記従来の問題点を改良するためになされた
もので、半導体素子の小型化に対応する半導体素子の製
造方法を提供する０シ ［発明の概要］ この発明にかかる半導体素子の製造方法は、半導体ウェ
ーハに多数の半導体素子が形成されたものに対し、半導
体素子に予定される厚さまで研磨を施したのちクッショ
ン用のテープに貼着しｓついでダイシング後テープを展
開し半導体素子を分割離隔させて電気的特性測定を施す
ようにしたものである。
もので、半導体素子の小型化に対応する半導体素子の製
造方法を提供する０シ ［発明の概要］ この発明にかかる半導体素子の製造方法は、半導体ウェ
ーハに多数の半導体素子が形成されたものに対し、半導
体素子に予定される厚さまで研磨を施したのちクッショ
ン用のテープに貼着しｓついでダイシング後テープを展
開し半導体素子を分割離隔させて電気的特性測定を施す
ようにしたものである。
［発明の実施例コ
以下この発明の１実施例につき図面を参照して従来との
相違点について説明する。
相違点について説明する。
第６図は第１図（従来の工程図〕に準じて示す１実施例
の工程図で、その要部について実態を示す第７図と併せ
次仁述べる。なお、従来と変わらない工程については図
面に同じ符号を付けて示し説明を省略する。
の工程図で、その要部について実態を示す第７図と併せ
次仁述べる。なお、従来と変わらない工程については図
面に同じ符号を付けて示し説明を省略する。
工程１０１によって拡散１．電極付の完了したウェーハ
を用意し、次にこれを工程２０３によって所定のＨす２
５０〜３００ｐｍのウェーハ（２）に研磨する（第７図
（ａン）０ 工程２０４によって熱可塑性の粘着テープ（２）に貼着
する（第７図（ｂ））。このテープには例えばＴ−７５
０（商品型名、日東工業製）ｄ厚さが８００±１００μ
ｍでクッション性のよいものである。
を用意し、次にこれを工程２０３によって所定のＨす２
５０〜３００ｐｍのウェーハ（２）に研磨する（第７図
（ａン）０ 工程２０４によって熱可塑性の粘着テープ（２）に貼着
する（第７図（ｂ））。このテープには例えばＴ−７５
０（商品型名、日東工業製）ｄ厚さが８００±１００μ
ｍでクッション性のよいものである。
ついで工程１０５．工程１０６（第７図（Ｃ） 、 （
ｄ） ）によって半導体素子に分割する。これで展開さ
れたテープ＠上に離隔した半導体素子（２１、２１・・
・）が配列支持された状態になる。
ｄ） ）によって半導体素子に分割する。これで展開さ
れたテープ＠上に離隔した半導体素子（２１、２１・・
・）が配列支持された状態になる。
上記状態で各半導体素子に対し第３図（−）に示すよう
に、特性測定ヘッド（財）を順次位置ぎめしつつ接触さ
せて通電し電気特性のチェックを施す。なお、特性測定
ヘッド（２３１は第３図（ｂ）に示すように、接触針（
２３ａ 、 ２３ａ・・・）を半導体素子の電極（ｌｌ
ａ 、 ｌｌａ・・・）に弾接させて測定を施すように
なつでいる。
に、特性測定ヘッド（財）を順次位置ぎめしつつ接触さ
せて通電し電気特性のチェックを施す。なお、特性測定
ヘッド（２３１は第３図（ｂ）に示すように、接触針（
２３ａ 、 ２３ａ・・・）を半導体素子の電極（ｌｌ
ａ 、 ｌｌａ・・・）に弾接させて測定を施すように
なつでいる。
ついで工程１０７により半導体素子をシートから剥離し
、工程１０８の半導体素子（２１，２Ｌ・・）を得る０ ［発明の効果］ この発明によれば、半導体素子の小型化（二適応し、ダ
イシングに可能な限りに半導体素子の電極間間隔を接近
させて形成することができる顕著な利点がある。次に、
半導体ウェーハに研磨、ダイシングを施したのちに電気
的特性を測定するので、従来の方法のように良品の半導
体素子が研磨、ダイシング等によって破損されることが
なく、半導体素子の品質の向上がはかれる利点がある。
、工程１０８の半導体素子（２１，２Ｌ・・）を得る０ ［発明の効果］ この発明によれば、半導体素子の小型化（二適応し、ダ
イシングに可能な限りに半導体素子の電極間間隔を接近
させて形成することができる顕著な利点がある。次に、
半導体ウェーハに研磨、ダイシングを施したのちに電気
的特性を測定するので、従来の方法のように良品の半導
体素子が研磨、ダイシング等によって破損されることが
なく、半導体素子の品質の向上がはかれる利点がある。
第１図は従来の半導体素子の製造方法の工程を示すブロ
ック図、第２図は半導体ウェーハを示し、図（ａ）は正
面図、図（ｂ）は側面図、凶（ｃ）は半導体素子の上面
図、第３図は半導体素子の電気的特性測定を説明するた
めの側面図、第４図は測定ヘッドの図、第５図（ａ）〜
（ｄ）は半導体素子の製造工程の要部を示すいずれも側
面図、第６図は一実施例σノ半導ずれも＠１１面図であ
る。 ２ 半導体ウェーハ ｇ ｌｌａ、 ｌｌａ・・・ 半導体素子の
電極２１ 半導体素子 ２２ 粘着テープ
ック図、第２図は半導体ウェーハを示し、図（ａ）は正
面図、図（ｂ）は側面図、凶（ｃ）は半導体素子の上面
図、第３図は半導体素子の電気的特性測定を説明するた
めの側面図、第４図は測定ヘッドの図、第５図（ａ）〜
（ｄ）は半導体素子の製造工程の要部を示すいずれも側
面図、第６図は一実施例σノ半導ずれも＠１１面図であ
る。 ２ 半導体ウェーハ ｇ ｌｌａ、 ｌｌａ・・・ 半導体素子の
電極２１ 半導体素子 ２２ 粘着テープ
Claims (1)
- 活性領域、電極等が形成された半導体ウェーハを所定
の厚さにエッチングする工程、次に前記エッチングを施
した面を粘着シートに貼着して該ウェーハを粘着シート
に保持させる工程、前記半導体ウェーハに裁断を施し半
導体素子に分割する工程、前記粘着シートを展開させ半
導体素子を相互に離隔させる工程、前記分割された半導
体素子の電気的特性を測定する工程を特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129266A JPS618938A (ja) | 1984-06-25 | 1984-06-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129266A JPS618938A (ja) | 1984-06-25 | 1984-06-25 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618938A true JPS618938A (ja) | 1986-01-16 |
Family
ID=15005322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129266A Pending JPS618938A (ja) | 1984-06-25 | 1984-06-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618938A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394630A (ja) * | 1986-10-08 | 1988-04-25 | Rohm Co Ltd | 半導体ウエハの裏面加工方法 |
| JPH04367250A (ja) * | 1991-06-14 | 1992-12-18 | Sharp Corp | 半導体チップの製造方法 |
| US5523647A (en) * | 1993-03-15 | 1996-06-04 | Hitachi, Ltd. | Color cathode ray tube having improved slot type shadow mask |
| US6391679B1 (en) | 1998-11-05 | 2002-05-21 | U.S. Philips Corporation | Method of processing a single semiconductor using at least one carrier element |
| JP2009015574A (ja) * | 2007-07-04 | 2009-01-22 | Murata Mfg Co Ltd | 電磁結合モジュールの検査システム及び該検査システムを用いた電磁結合モジュールの製造方法 |
| JP2009025870A (ja) * | 2007-07-17 | 2009-02-05 | Murata Mfg Co Ltd | 無線ｉｃデバイス、その検査システム及び該検査システムを用いた無線ｉｃデバイスの製造方法 |
| JP2013012209A (ja) * | 2012-08-06 | 2013-01-17 | Murata Mfg Co Ltd | 電磁結合モジュールの検査システム及び該検査システムを用いた電磁結合モジュールの製造方法 |
-
1984
- 1984-06-25 JP JP59129266A patent/JPS618938A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394630A (ja) * | 1986-10-08 | 1988-04-25 | Rohm Co Ltd | 半導体ウエハの裏面加工方法 |
| JPH04367250A (ja) * | 1991-06-14 | 1992-12-18 | Sharp Corp | 半導体チップの製造方法 |
| US5523647A (en) * | 1993-03-15 | 1996-06-04 | Hitachi, Ltd. | Color cathode ray tube having improved slot type shadow mask |
| US6391679B1 (en) | 1998-11-05 | 2002-05-21 | U.S. Philips Corporation | Method of processing a single semiconductor using at least one carrier element |
| JP2009015574A (ja) * | 2007-07-04 | 2009-01-22 | Murata Mfg Co Ltd | 電磁結合モジュールの検査システム及び該検査システムを用いた電磁結合モジュールの製造方法 |
| JP2009025870A (ja) * | 2007-07-17 | 2009-02-05 | Murata Mfg Co Ltd | 無線ｉｃデバイス、その検査システム及び該検査システムを用いた無線ｉｃデバイスの製造方法 |
| JP2013012209A (ja) * | 2012-08-06 | 2013-01-17 | Murata Mfg Co Ltd | 電磁結合モジュールの検査システム及び該検査システムを用いた電磁結合モジュールの製造方法 |
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