JP2000031163A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エピ欠陥を除去した炭化珪素基板及びその製
造方法を提供することによって、パターン精度を向上さ
せ、素子の歩留りを向上させる。 【解決手段】 エピタキシャル層２２の表面及びエピタ
キシャル層２２に形成された突起状の結晶欠陥２４の表
面に保護膜２５を形成したのち、保護膜２５と共に結晶
欠陥２４を研磨して、結晶欠陥２４をメサ形状の突出部
２３とする。このように、結晶欠陥２４を保護膜２５と
共に研磨するようにすれば、エピタキシャル層２２の表
面を傷つけることなく結晶欠陥２４を研磨して、結晶欠
陥２４の突出量を少なくできる。よって、フォトリソグ
ラフィ工程において、レジスト塗布の際のレジスト膜厚
のバラツキを防止できると共に、直接転写法による焼き
付けの際のガラスマスクとエピタキシャル層との間の隙
間を小さくできるため、パターン精度を向上でき、素子
の歩留りを向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板の上に
エピタキシャル層が形成された炭化珪素基板及びその製
造方法に関する。

【０００２】

【従来の技術】従来、炭化珪素（以下、ＳｉＣという）
半導体装置をトレンチゲート型のＳｉＣパワーＭＯＳＦ
ＥＴに用いたものが、特開平７−３２６７５５号公報あ
るいは特開平８−７０１２４号公報に開示されている。
このＳｉＣパワーＭＯＳＦＥＴは、低オン抵抗、高耐圧
等の優れた特性を有するものである。図６にその断面構
成を示す。

【０００３】表面の面方位が（０００１−）カーボン面
である六方晶系のｎ⁺ 型単結晶ＳｉＣの半導体基板（低
抵抗半導体層）１上に、ｎ^- 型エピタキシャル層（高抵
抗層）２とｐ型エピタキシャル層３が順次積層されて、
ＳｉＣ基板１００を構成している。ｐ型エピタキシャル
層３内には半導体領域としてのｎ⁺ ソース領域５が形成
されており、このｎ⁺ ソース領域５とｐ型エピタキシャ
ル層３を貫通してｎ^- 型エピタキシャル層２に達するト
レンチ６が形成されている。トレンチ６内には、ゲート
熱酸化膜７が形成され、その上にゲート電極層８（８
ａ、８ｂ）が形成されている。さらに、層間絶縁膜９、
ｎ⁺ ソース領域５の表面、およびｐ型エピタキシャル層
３の表面には、第１の電極層としてのソース電極層１０
が形成され、半導体基板１の裏面には、第２の電極層と
してのドレイン電極層１１が形成されている。

【０００４】上記構成において、トレンチ６の側面６ａ
でのｐ型エピタキシャル層３の表面がチャネルとなって
おり、ゲート電極８に正電圧が印加されてチャネルが形
成されると、ソース・ドレイン間に電流が流れる。上記
したＳｉＣパワーＭＯＳＦＥＴの製造方法を、特開平８
−７０１２４号公報に開示されたものに従って概要説明
する。

【０００５】まず、図７に示すように、表面の面方位が
（０００１−）カーボン面であるｎ ⁺ 型単結晶ＳｉＣの
半導体基板１上にｎ^- 型エピタキシャル層２とｐ型エピ
タキシャル層３を順次積層し、ＳｉＣ基板（ウェハ）１
００を形成する。この場合、半導体基板１の結晶軸を、
ＳｉＣ基板１００の表面に垂直な軸に対し約３．５°〜
８°傾けてあるため、ｐ型エピタキシャル層３の主表面
の面方位は、略（０００１−）カーボン面となる。

【０００６】この後、ＳｉＣ基板１００に半導体素子と
してのＭＯＳＦＥＴを形成する。まず、図８に示すよう
に、ｐ型エピタキシャル層３に対しマスク材１２を用い
てイオン注入法によりｎ⁺ ソース領域５を形成する。次
に、マスク材１２を除去した後、図９に示すように、マ
スク材１３を用いて反応性イオンエッチング（ＲＩＥ）
法により、ｎ⁺ ソース領域５とｐ型エピタキシャル層３
を貫通しｎ^- 型エピタキシャル層２に達するトレンチ６
を形成する。

【０００７】この後、図１０に示すように、熱酸化法に
よりトレンチ内壁に犠牲酸化膜としての熱酸化膜１５を
１１００℃で５時間程度の熱酸化工程により形成し、そ
して、図１１に示すように、この熱酸化膜１５を弗酸に
より除去した後、マスク材１３を除去する。この熱酸化
膜１５を除去することにより、トレンチ内壁のダメージ
層が除去される。

【０００８】次に、図１２に示すように、熱酸化法によ
りゲート熱酸化膜７を１１００℃で５時間程度の一度の
熱酸化工程により形成する、この熱酸化によりトレンチ
６の側面６ａに位置する厚さが５０ｎｍの薄いゲート熱
酸化膜７ａと、トレンチ６の底面６ｂに位置する厚さが
５００ｎｍの厚いゲート熱酸化膜７ｂが形成される。さ
らに、ｎ⁺ ソース領域５上には厚さが５００ｎｍの厚い
ゲート熱酸化膜７ｃが形成される。

【０００９】続いて、図１３に示すように、トレンチ６
内を、第１及び第２ポリシリコン層８ａ、８ｂにより順
次埋め戻す。この後、第１及び第２ポリシリコン層８
ａ、８ｂ上を含めたゲート熱酸化膜７上に、ＣＶＤ法に
より層間絶縁層９を形成し、ソースコンタクト予定位置
のｎ⁺ソース領域５とｐ型エピタキシャル層３の表面上
にあるゲート熱酸化膜７と層間絶縁層９を除去する。そ
して、ｎ⁺ ソース領域５とｐ型エピタキシャル層３及び
層間絶縁層９上にソース電極層１０を形成するととも
に、半導体基板１の裏面にドレイン電極層１１を形成し
て、図６に示すＳｉＣパワーＭＯＳＦＥＴを完成させ
る。

【００１０】

【発明が解決しようとする課題】上記した炭化珪素より
なるトレンチ型ＭＯＳＦＥＴは、低オン抵抗、高耐圧等
優れた特性を有しているが、素子の歩留りがシリコン半
導体装置に比べて非常に低くなるという問題がある。本
発明者らの調査によると、その原因としてエピタキシャ
ル層が形成された炭化珪素基板に無数存在するエピタキ
シャル成長に起因する欠陥、いわゆるエピ欠陥が影響し
ていることが判明した。

【００１１】図１４に示す炭化珪素基板５０の拡大図に
表されるように、エピ欠陥５１は、エピタキシャル層５
２の表面から突出した六角錐形状となっており、最大３
０μｍほどの高さを有している。このため、フォトリソ
グラフィ工程において、レジスト塗布の際にレジストの
膜厚にバラツキが生じ、時にはエピ欠陥５１に塗布され
たレジストが剥離してしまって、高解像度のパターン形
成ができなくなる場合がある。また、フォトリソグラフ
ィ工程において、図１５に示すように直接転写法（ガラ
スマスクをレジスト表面に接触させて露光する方法）で
パターンを焼き付ける際にガラスマスク５３とレジスト
５４の表面との間に隙間が生じて解像度を低下させる場
合がある。

【００１２】このように、フォトリソグラフィ工程の際
にエピ欠陥が影響して、素子の歩留りを低下させてしま
うのである。本発明は上記問題に鑑みて成され、エピ欠
陥を除去した炭化珪素基板及びその製造方法を提供する
ことによって、パターン精度を向上させ、素子の歩留り
を向上させることを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、エピタキシャル層（２２）に形成された
結晶欠陥（２４）が研磨されてメサ型の突出部（２３）
となっていることを特徴としている。

【００１４】このように、エピタキシャル成長に起因す
る結晶欠陥の先端を研磨して、メサ型の突出部となるよ
うにすれば、結晶欠陥の突出量を少なくできる。これに
より、フォトリソグラフィ工程において、レジスト塗布
の際のレジスト膜厚のバラツキを防止できると共に、直
接転写法による焼き付けの際のガラスマスクとエピタキ
シャル層との間の隙間を小さくできるため、パターン精
度を向上でき、素子の歩留りを向上させることができ
る。

【００１５】例えば、請求項２に示すように、突出部の
高さを３μｍ以下とすれば、結晶欠陥の部分でレジスト
が剥離するということを防止することができ、パターン
不良が防止できる。また、請求項３に示すように、突出
部の高さを１μｍ以下とすれば、効果的にレジスト塗布
の際のレジスト膜厚のバラツキを防止でき、パターン不
良を防止できる。

【００１６】請求項４に記載の発明においては、エピタ
キシャル層（２２）の表面及びエピタキシャル層に形成
された突起状の結晶欠陥（２４）の表面に保護膜（２
５）を形成したのち、保護膜と共に結晶欠陥を研磨して
結晶欠陥をメサ形状の突出部（２３）とすることを特徴
としている。このように、エピタキシャル層及び結晶欠
陥を保護膜で覆って、結晶欠陥を保護膜と共に研磨する
ようにすれば、エピタキシャル層の表面を傷つけること
なく結晶欠陥を研磨できる。これにより、エピタキシャ
ル層に形成された結晶欠陥の突出量を少なくできる。

【００１７】請求項５に記載の発明においては、保護膜
を１０μｍ程度の厚さで形成することを特徴としてい
る。このように、保護膜の厚さを１０μｍ程度とするこ
とによって、突出量が３０μｍ程度ある結晶欠陥を研磨
しても、保護膜を貫通してエピタキシャル層表面を傷付
けてしまうことを防止することができる。

【００１８】請求項６に記載の発明においては、保護膜
を、光学的に膜厚測定が可能な膜で構成することを特徴
としている。このように、光学的に膜厚測定可能な膜で
保護膜を構成することによって、結晶欠陥を研磨する時
に、保護膜の残余量を正確に把握することができ、研磨
量の制御を容易にすることができる。

【００１９】請求項７に記載の発明においては、保護膜
を、窒化膜、多結晶シリコン膜、酸化膜のいずれか１つ
からなる単層膜で構成することを特徴としている。この
ような単層膜で構成することにより、ウェハ面内分布を
精度良く均一にできると共に、これらの材質のもので保
護膜を構成することによって硬度上研磨加工に耐えら
れ、十分に保護膜として機能させることができる。

【００２０】請求項８に記載の発明においては、保護膜
を、窒化膜、多結晶シリコン膜、酸化膜、金属膜のいず
れか複数からなる多層膜で構成することを特徴としてい
る。このように、材質の異なる複数の多層膜で保護膜を
形成することにより、単層膜のように光学測定によらな
くても目視によって容易に保護膜の残余量を把握するこ
とができる。

【００２１】請求項９に記載の発明においては、研磨工
程においては、保護膜が残るように研磨を行うことを特
徴としている。このように、保護膜が残るように研磨を
行うことによって、選択的にエピ欠陥のみが研磨され、
それ以外のエピタキシャル層が研磨されないようにでき
るため、エピタキシャル層表面の研磨傷の発生を防止す
ることができる。

【００２２】請求項１０に記載の発明においては、研磨
工程においては、保護膜が０．５μｍ〜１．０μｍの厚
さとなるように研磨することを特徴としている。このよ
うに、保護膜が０．５μｍ〜１．０μｍの厚さとなるよ
うにする、つまり結晶欠陥の突出量が０．５μｍ〜１．
０μｍとなるようにすれば、フォトリソグラフィ工程に
おいて、レジスト塗布時のレジスト膜厚がウェハ全面で
均一にでき、よりパターン精度を良好にできる。

【００２３】なお、請求項１１に示すように、硬度が高
いダイヤモンド粉を含む液体を研磨剤として用いること
ができる。また、このダイヤモンド粉の粒径を１乃至９
μｍ程度とすることによって、滑らかなミクロン単位の
研磨制御を行うことができる。なお、上記した括弧内の
符号は、後述する実施形態記載の具体的手段との対応関
係を示すものである。

【００２４】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態を適用
して製造した炭化珪素基板２０を示す。この図に示すよ
うに、炭化珪素基板２０は、半導体基板２１にエピタキ
シャル成長法によってエピタキシャル層２２を形成した
ものである。この炭化珪素基板２０のうち、エピタキシ
ャル層２２の表面には、部分的に微小量突出した突起部
２３が存在している。この突起部２３は、エピ欠陥を研
磨したものであり、突出量が３μｍ以下（好ましくは１
μｍ以下）となっており、突出量が最大３０μｍ程度あ
るエピ欠陥と比べて十分に小さくなっている。

【００２５】このようにエピ欠陥の突出量が低減された
炭化珪素基板２０を用いて、図６に示したトレンチ型Ｍ
ＯＳＦＥＴの製造を行えば、フォトリソグラフィ工程に
おいて、レジスト塗布時におけるレジストの膜厚バラツ
キや剥離を防止することができ、さらに直接転写法によ
るパターンの焼き付けの際において、ガラスマスクとレ
ジストとの間の隙間を小さくできるため解像度を向上さ
せることができる。

【００２６】これにより、フォトリソグラフィ工程にお
けるパターン精度を良好にでき、素子の歩留りを向上さ
せることができる。なお、突起部２３の突出量が１μｍ
以下となっていれば、レジスト塗布時にレジストの膜厚
がウェハ全面で均一にできるため、よりパターン精度を
良好にすることができる。

【００２７】次に、図１に示す炭化珪素基板２０の製造
方法について、図２〜図５に示す製造工程図を基に説明
する。 〔図２に示す工程〕まず、半導体基板２１にエピタキシ
ャル層２２を形成する。その時、エピタキシャル層２２
表面から最大３０μｍにおよぶエピ欠陥２４が発生す
る。このエピ欠陥２４は、六角錐型をしており、いわゆ
るピラミッド形状を成している。

【００２８】〔図３に示す工程〕次に、エピタキシャル
層２２表面に３μｍ程度の保護膜２５を単層膜で形成す
る。この保護膜２５としては、硬度上研磨加工に耐えら
れる材質であり、かつ光学的に膜厚測定が行えるものを
選択する。例えば酸化膜とすることができる。この酸化
膜は、ＬＰＣＶＤ等で形成できる。なお、このように単
層膜で保護膜２５を構成すると、ウェハ面内分布が精度
良く均一にすることができる。また、酸化膜という、一
般的な半導体加工で対応可能なもので保護膜２５を形成
することにより、保護膜２５を容易に形成できる。

【００２９】〔図４に示す工程〕そして、保護膜２５と
共にエピ欠陥２４をダイヤモンド粉を含んだいわゆるダ
イヤ液で研磨する。このとき、保護膜２５を光学的な膜
厚測定を実施しながら、エピ欠陥２４のない領域に形成
された保護膜２５が所望の膜厚、例えば０．５〜１．０
μｍとなるように研磨する。

【００３０】このとき、荒取り研磨は９μｍ粒子のダイ
ヤ液を用い、仕上げ研磨は１μｍ粒子のダイヤ液を用い
ている。このようにすることで、研磨の初期段階は研磨
量を大きくでき、仕上げ段階の際に滑らかなミクロン単
位の研磨制御が行えるようにできる。そして、このよう
な研磨を行うと、エピタキシャル層２２表面に研磨傷を
付けることなく、突出したエピ欠陥２４のみ除去され
る。また、保護膜２５は基板全面に形成してあるので、
エピ欠陥２４の除去がウェハ全面で同時に実施される。
また、保護膜２５を０．５μｍ〜１．０μｍ残存してあ
るので、エピ欠陥２４は１μｍ以下の高さとなる。

【００３１】この研磨加工時において、削り取られたエ
ピ欠陥２４の一部が残渣としてウェハ上に残るため、こ
の残渣が保護膜２５を貫通してエピタキシャル層２２の
表面に研磨傷を発生させる場合がある。この研磨傷は、
削り取られたエピ欠陥２４の粒径と保護膜２５の厚さに
依存して発生しており、エピ欠陥２４の粒径が保護膜２
５の厚さよりも大きいときに発生する。実験によれば、
粒径は研磨加工の段階で変化し、初期段階では大きく、
仕上げの段階では小さくなるため、研磨加工の段階に応
じて必要とされる保護膜２５の膜厚が異なるが、最も膜
厚が必要とされる初期段階に保護膜２５が１０μｍの膜
厚を有していれば、高さ３０μｍのエピ欠陥２４に対し
ても研磨傷の発生を防止できる。

【００３２】その後、保護膜２５を薬品等（例えば、フ
ッ酸）で完全に除去する。このようにすると、エピ欠陥
２４は突出量ｈが所望の大きさ、例えば１μｍ以下のメ
サ形状の突起部２３となる。これにより、図１に示す炭
化珪素基板２０が完成する。このように、エピ欠陥２４
を研磨することによってエピ欠陥２４の突出量を少なく
することができると共に、エピ欠陥２４の研磨の際にエ
ピタキシャル層２２を保護膜２５で覆うことによって、
エピタキシャル層２２が傷つかないようにできる。

【００３３】そして、このように形成された半導体基板
２０を使用することによって、歩留りの良好な素子を形
成することができる。 （第２実施形態）本実施形態では、保護膜２５を多層膜
で構成する場合について説明する。この場合の炭化珪素
基板２０の製造工程は、第１実施形態に示した単層膜の
場合とほぼ同様なため、異なる工程のみを説明する。本
実施形態における炭化珪素基板２０の製造工程を図５に
示し、これらの図に基づいて説明する。

【００３４】まず、図２のエピタキシャル層２２を形成
後、図５に示すように、一層目の保護膜２５ａとして例
えば酸化膜を所望の厚さ、例えば１．０μｍで形成し、
さらに、二層目の保護膜２５ｂとして例えば多結晶シリ
コン膜５μｍをＬＰ−ＣＶＤで形成し多層膜とする。次
に、保護膜２５の表面色を目視で観察しながら、第１の
実施形態と同様な方法で研磨する。ここで、保護膜２５
の表面色が変化した時点で研磨を終了する。つまり、二
層目の保護膜２５ａが除去されると、二層目の保護膜２
５ｂが目視されるため、保護膜２５の色彩が変化するの
である。

【００３５】こうすることで、保護膜２５の残膜量を１
μｍに制御することができる。この場合、第１の実施例
のような光学測定器および光学測定工程は必要なく、目
視により容易に研磨量を把握可能である。この後、第１
実施形態と同様に保護膜２５を薬品等で完全に除去す
る。 （他の実施形態）なお、上記第２実施形態では保護膜２
５として酸化膜と多結晶シリコン膜の場合について説明
したが、保護膜２５としては一層目と二層目の色彩が異
なる膜種なら何を用いてもよい。例えば、窒化膜、多結
晶シリコン膜、酸化膜、金属膜のいずれか複数の組み合
わせによって構成することができる。

【００３６】また、保護膜２５を単層膜とする場合に
は、上記した酸化膜の他、窒化膜、多結晶シリコン膜等
が好ましい。これらで構成すると、硬度上研磨加工に耐
えられ十分に保護膜として機能させることができる。上
記実施形態では、炭化珪素基板２０をトレンチ型ＭＯＳ
ＦＥＴに使用する場合について説明したが、これ以外の
素子、例えばプレーナ型ＭＯＳＦＥＴの形成に使用して
も上記実施形態と同様の効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施形態を適用してエピ欠陥２４を
除去した炭化珪素基板２０を説明するための図である。

【図２】図１に示す炭化珪素基板２０の製造工程を示す
図である。

【図３】図２に続く炭化珪素基板２０の製造工程を示す
図である。

【図４】図３に続く炭化珪素基板２０の製造工程を示す
図である。

【図５】第２実施形態における炭化珪素基板２０の製造
工程を示す図である。

【図６】炭化珪素基板２０を使用して形成されるトレン
チ型ＭＯＳＦＥＴの断面図である。

【図７】図６に示すトレンチ型ＭＯＳＦＥＴの製造工程
を示す図である。

【図８】図７に続くトレンチ型ＭＯＳＦＥＴの製造工程
を示す図である。

【図９】図８に続くトレンチ型ＭＯＳＦＥＴの製造工程
を示す図である。

【図１０】図９に続くトレンチ型ＭＯＳＦＥＴの製造工
程を示す図である。

【図１１】図１０に続くトレンチ型ＭＯＳＦＥＴの製造
工程を示す図である。

【図１２】図１１に続くトレンチ型ＭＯＳＦＥＴの製造
工程を示す図である。

【図１３】図１２に続くトレンチ型ＭＯＳＦＥＴの製造
工程を示す図である。

【図１４】エピ欠陥２４が存在する炭化珪素基板２０の
拡大図である。

【図１５】直接転写法によるパターンの焼き付けを説明
するための図である。

【符号の説明】

２０…炭化珪素基板、２１…半導体基板、２２…エピタ
キシャル層、２３…突起部、２４…エピ欠陥（結晶欠
陥）、２５…保護膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３Ａ (72)発明者 三好 好広 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 竹内 有一 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 4G077 AA03 AB02 BE08 CG00 ED06 EH01 FG11 FJ06 HA06

Claims (11)

【特許請求の範囲】
1. 【請求項１】 炭化珪素よりなる半導体基板（２１）の
   表面にエピタキシャル層（２２）が形成されている炭化
   珪素基板において、 前記エピタキシャル層から前記エピタキシャル層上部に
   突出した結晶欠陥（２４）が研磨されて、メサ形状の突
   出部（２３）となっていることを特徴とする炭化珪素基
   板。
2. 【請求項２】 前記突出部の高さを３μｍ以下とするこ
   とを特徴とする請求項１に記載の炭化珪素基板。
3. 【請求項３】 前記突出部の高さを１μｍ以下とするこ
   とを特徴とする請求項１に記載の炭化珪素基板。
4. 【請求項４】 炭化珪素よりなる半導体基板（２１）の
   表面にエピタキシャル層（２２）を形成する工程と、 前記エピタキシャル層の表面及び前記エピタキシャル層
   に形成された突起状の結晶欠陥（２４）の表面に保護膜
   （２５）を形成する工程と、 前記保護膜と共に前記結晶欠陥を研磨して、該結晶欠陥
   をメサ形状の突出部（２３）にする工程と、 前記保護膜を除去する工程と、を備えていることを特徴
   とする炭化珪素基板の製造方法。
5. 【請求項５】 前記保護膜を１乃至１０μｍの厚さで形
   成することを特徴とする特徴とする請求項４に記載の炭
   化珪素基板の製造方法。
6. 【請求項６】 前記保護膜を、光学的に膜厚測定が可能
   な膜で構成することを特徴とした請求項４又は５に記載
   の炭化珪素基板の製造方法。
7. 【請求項７】 前記保護膜を、窒化膜、多結晶シリコン
   膜、酸化膜のいずれか１つからなる単層膜で構成するこ
   とを特徴とする請求項４乃至６のいずれか１つに記載の
   炭化珪素基板の製造方法。
8. 【請求項８】 前記保護膜を、窒化膜、多結晶シリコン
   膜、酸化膜、金属膜のいずれか複数からなる多層膜で構
   成することを特徴とする請求項４乃至６のいずれか１つ
   に記載の炭化珪素基板の製造方法。
9. 【請求項９】 前記研磨工程においては、前記保護膜が
   残るように前記研磨を行うことを特徴とする請求項４乃
   至８のいずれか１つに記載の炭化珪素基板の製造方法。
10. 【請求項１０】 前記研磨工程においては、前記保護膜
    が０．５μｍ〜１．０μｍの厚さとなるように研磨する
    ことを特徴とする請求項４乃至９のいずれか１つに記載
    の炭化珪素基板の製造方法。
11. 【請求項１１】 前記研磨工程においては、ダイヤモン
    ド粉を含む液体を研磨剤として用いることを特徴とする
    請求項４乃至１０のいずれか１つに記載の炭化珪素基板
    の製造方法。